JPS6159687A - メモリリフレツシユ方式 - Google Patents
メモリリフレツシユ方式Info
- Publication number
- JPS6159687A JPS6159687A JP59179640A JP17964084A JPS6159687A JP S6159687 A JPS6159687 A JP S6159687A JP 59179640 A JP59179640 A JP 59179640A JP 17964084 A JP17964084 A JP 17964084A JP S6159687 A JPS6159687 A JP S6159687A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- request
- memory
- microprocessor
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は主メモリにダイナミックＲＡＭを用いたマイク
ロプロセッサに用いられるメモリリフレッシュ方式に関
する。
ロプロセッサに用いられるメモリリフレッシュ方式に関
する。
マイクロプロセッサを用いた情報処理システム（二おい
ては、主メモリにダイナミックＲＡＩ’／Ｉが広く使用
されている。
ては、主メモリにダイナミックＲＡＩ’／Ｉが広く使用
されている。
しかしながら、ダイナミックＲＡＭを使用する場合、メ
モリリフレッシュのため、一定の時間間隔でリフレッシ
ュアドレスによるメモリアクセスを行なう必要がある。
モリリフレッシュのため、一定の時間間隔でリフレッシ
ュアドレスによるメモリアクセスを行なう必要がある。
従来では、このメモリリフレッシュのために、第４図口
示す如く、メモリ２ヘリフレツシユアドレスを供給する
リフレッシュアｒレスカウンタ３．及びアドレスマルチ
プレクサ４と、メモリアクセス競合回路５、リフレッシ
エ要求タイマ６等が必要であった。メモリアクセス競合
回路５は、マイクロプロセッサ１側からのメモリーアク
セスの間隙を縫って、リフレツシエ動作を割込ませる回
路で、ぶつかり合いの制御と、アクセスを一時待たせる
回路等より構成される。
示す如く、メモリ２ヘリフレツシユアドレスを供給する
リフレッシュアｒレスカウンタ３．及びアドレスマルチ
プレクサ４と、メモリアクセス競合回路５、リフレッシ
エ要求タイマ６等が必要であった。メモリアクセス競合
回路５は、マイクロプロセッサ１側からのメモリーアク
セスの間隙を縫って、リフレツシエ動作を割込ませる回
路で、ぶつかり合いの制御と、アクセスを一時待たせる
回路等より構成される。
このようなことから従来ではメモリリフレツシＳ機構（
二多くのハードウェアが必要となり、構成が複雑化する
という欠点を有していた。
二多くのハードウェアが必要となり、構成が複雑化する
という欠点を有していた。
本発明は上記実情に鑑みなされたもので、マイクロプロ
セッサの既存機能を有効（；利用して。
セッサの既存機能を有効（；利用して。
メモリリフレッシュ機構を簡単なハードウェア（：より
実現したメモリリフレッシュ方式を提供することを目的
とする。
実現したメモリリフレッシュ方式を提供することを目的
とする。
本発明は、マイクロ７″ロセツサが有する、他のＤＭＡ
ディノダイスとのバス権の譲り渡し機能を有効に使用し
、少量のハードウェアにて経済的に有利な構成のメモリ
リフレッシュ機構を実現したものである。
ディノダイスとのバス権の譲り渡し機能を有効に使用し
、少量のハードウェアにて経済的に有利な構成のメモリ
リフレッシュ機構を実現したものである。
以下区画を参照して本発明の詳細な説明する。第１図は
本発明の一実施例を示すブロック図である。図中、１１
はシステムの制御を司るマイクロプロセッサ（μｐ）で
ある。１２はダイナミックＲＡＭ構成の主メモリであり
、データバス（Ｄ−ＢＵＳ）、アドレスバス（Ａ−ＢＵ
Ｓ）、メモリ要求信号線（ＣＬ−ＭＲＱ）等を介してマ
イクロプロセッサ１１につながる。
本発明の一実施例を示すブロック図である。図中、１１
はシステムの制御を司るマイクロプロセッサ（μｐ）で
ある。１２はダイナミックＲＡＭ構成の主メモリであり
、データバス（Ｄ−ＢＵＳ）、アドレスバス（Ａ−ＢＵ
Ｓ）、メモリ要求信号線（ＣＬ−ＭＲＱ）等を介してマ
イクロプロセッサ１１につながる。
１３は一定の時間（例えば１６μｓ）間隔でメモリフレ
ッシュのためのパス要求信号を発生するりフレッシ：、
Ｌ要求タイマであり、このタイマ１３より発生された要
求信号はメモリ要求信号線（ＣＬ−ＭＲＱ）ｌ二輪理和
結合（二より乗せられる。１４はこのリフレッシュ要求
タイマ１３より発生された要求信号をマイクロプロセッ
サ１１のパス要求端子（ＤＭＡ要求端子）に入力するた
めの信号線である。１５はリフレッシュアドレスを発生
するリフレッシュアドレス発生回路である。１６は上記
信号線１４を介してリフレッシュ要求タイマ１３からマ
イクロプロセッサ１１のＤＭＡ要求端子にバス要求が発
生することによって、マイクロプロセッサ１１より発生
されるパス使用許可信号をリフレッシュ要求タイ−ｆ１
３．及びリフレッシュアドレス発生回路１４に供給する
信号線である。
ッシュのためのパス要求信号を発生するりフレッシ：、
Ｌ要求タイマであり、このタイマ１３より発生された要
求信号はメモリ要求信号線（ＣＬ−ＭＲＱ）ｌ二輪理和
結合（二より乗せられる。１４はこのリフレッシュ要求
タイマ１３より発生された要求信号をマイクロプロセッ
サ１１のパス要求端子（ＤＭＡ要求端子）に入力するた
めの信号線である。１５はリフレッシュアドレスを発生
するリフレッシュアドレス発生回路である。１６は上記
信号線１４を介してリフレッシュ要求タイマ１３からマ
イクロプロセッサ１１のＤＭＡ要求端子にバス要求が発
生することによって、マイクロプロセッサ１１より発生
されるパス使用許可信号をリフレッシュ要求タイ−ｆ１
３．及びリフレッシュアドレス発生回路１４に供給する
信号線である。
ここで、上記第１図に示す一実施例の動作を第２図に示
すタイムチャートを参照して説明する。
すタイムチャートを参照して説明する。
マイクロプロセッサ１〕はアト９レスをアドレスバス（
Ａ−ＢＵＳ）上（二出力し、データをデータバスＣＤ−
ＢＵＳ）上に入出力して、メモリ要求のため、メモリ要
求信号線（ＣＬ−ＭＲＱ ）上（：メモリ要求信号を出
力する。
Ａ−ＢＵＳ）上（二出力し、データをデータバスＣＤ−
ＢＵＳ）上に入出力して、メモリ要求のため、メモリ要
求信号線（ＣＬ−ＭＲＱ ）上（：メモリ要求信号を出
力する。
一方、リフレッシュ要求タイマ１３は一定の時間（１６
μｓ）間隔で信号線１４上に、第２図（ａｌ Ｉ；示す
如く、パス要求信号を出力する。こノハス要求信号は、
信号線１４を介してマイクロプロセッサ１１のバス要求
端子に入力され、受付けられて、プロセッサ内部で処理
が行なわれる。とれ（二よりマイクロプロセッサ１１が
パスを解放し、信号線１６上（二、第２図（ｂＪに示す
如く、他のディバイスがパスを使用することを許可する
パス使用許可信号を出力する。この許可信号は信号線１
６を介してリフレッシュアドレス発生回路１５．及びリ
フレッシュ要求タイマ１３に供給される。リフレッシュ
アドレス発生回路１５は、バス使用許可信号が有効の間
。
μｓ）間隔で信号線１４上に、第２図（ａｌ Ｉ；示す
如く、パス要求信号を出力する。こノハス要求信号は、
信号線１４を介してマイクロプロセッサ１１のバス要求
端子に入力され、受付けられて、プロセッサ内部で処理
が行なわれる。とれ（二よりマイクロプロセッサ１１が
パスを解放し、信号線１６上（二、第２図（ｂＪに示す
如く、他のディバイスがパスを使用することを許可する
パス使用許可信号を出力する。この許可信号は信号線１
６を介してリフレッシュアドレス発生回路１５．及びリ
フレッシュ要求タイマ１３に供給される。リフレッシュ
アドレス発生回路１５は、バス使用許可信号が有効の間
。
第２図（Ｃ１に示す如く、リフレッシュアドレスをアト
９レスバス（Ａ−ＢＵＳ）上に出力する。また、リフレ
ッシュ要求タイマＪ３は、第２図（（１）に示す如く、
パス許可信号の入力に合せて、メモリ要求信号を有効（
二する。
９レスバス（Ａ−ＢＵＳ）上に出力する。また、リフレ
ッシュ要求タイマＪ３は、第２図（（１）に示す如く、
パス許可信号の入力に合せて、メモリ要求信号を有効（
二する。
＋）７Ｖクシ島要求タイマ１３は、リフレッシエ動作が
完了すると、パス要求信号を無効にする。これＣ二続い
て、マイクロ７ロセツサＩノはパス使用許可信号を無効
にする。パス使用許可信号カ無効（二なりた時点でリフ
レッシュアドレス発生回路１５はアドレス出力を停止し
、合せて、アト９レスのカウントアツプを行なう。
完了すると、パス要求信号を無効にする。これＣ二続い
て、マイクロ７ロセツサＩノはパス使用許可信号を無効
にする。パス使用許可信号カ無効（二なりた時点でリフ
レッシュアドレス発生回路１５はアドレス出力を停止し
、合せて、アト９レスのカウントアツプを行なう。
このようにして、マイクロプロセッサＩ）が有する、他
のＤＭＡ７’イノ々イスとのバス権の譲り渡し機能を有
効に使用して、メモリ１２のリフレッシエ制御を行なう
ことにより、少ないハードウェアでメモリリフレッシュ
を実現できる。
のＤＭＡ７’イノ々イスとのバス権の譲り渡し機能を有
効に使用して、メモリ１２のリフレッシエ制御を行なう
ことにより、少ないハードウェアでメモリリフレッシュ
を実現できる。
第３図は本発明の他の実施例を示すプロック図である。
ここでは、リフレッシュアドレスの発生を、汎用のＤＭ
Ａコントローラ（ＤＭＡＣ）１７を用いて行なうもので
、ＤＭＡコントローラ１７がリフレッシュ要求タイマ１
３からの要求信号を受けてマイクロプロセッサ１１（二
ＤＩＶＩＡ要求を出し、メモリリフレノシェのためのダ
イレクトメモリアクセスを行なうものである。
Ａコントローラ（ＤＭＡＣ）１７を用いて行なうもので
、ＤＭＡコントローラ１７がリフレッシュ要求タイマ１
３からの要求信号を受けてマイクロプロセッサ１１（二
ＤＩＶＩＡ要求を出し、メモリリフレノシェのためのダ
イレクトメモリアクセスを行なうものである。
以上詳記したよう（二本発明のメモリリフツシェ方式（
二よれば、マイクロプロセッサが有する。
二よれば、マイクロプロセッサが有する。
他のＤＭＡディバイスとのパス権の譲り渡し機能を有効
（二使用し、少量のハードウェアにて経済的に有利な構
成のメモリリフレッシュ機構を実現できる。
（二使用し、少量のハードウェアにて経済的に有利な構
成のメモリリフレッシュ機構を実現できる。
第１図は本発明の一実施例を示すブロック図、第２図は
上記実施例の動作を説明するためのタイムチャート、第
３図は本発明の他の実施例を示すブロック図、第４図は
従来のメモリリフレッシュ機構を示すブロック図である
。 １１・・・マイクロプロセッサ（μｐ）、１２・・・主
メモリ、１３・・・リフレッシュ要求タイマ、１４．１
６・・・信号線、１５・・・リフレッシュアドレス発生
回路、１７・・・ＤＭＡコントローラ（ＤＭＡＣ）、Ｄ
−ＢＵＳ・・・データバス、八−ＢＵＳ・・・アドレス
バス、ＣＬ−ＭＲＱ・・・メモリ要求信号線。
上記実施例の動作を説明するためのタイムチャート、第
３図は本発明の他の実施例を示すブロック図、第４図は
従来のメモリリフレッシュ機構を示すブロック図である
。 １１・・・マイクロプロセッサ（μｐ）、１２・・・主
メモリ、１３・・・リフレッシュ要求タイマ、１４．１
６・・・信号線、１５・・・リフレッシュアドレス発生
回路、１７・・・ＤＭＡコントローラ（ＤＭＡＣ）、Ｄ
−ＢＵＳ・・・データバス、八−ＢＵＳ・・・アドレス
バス、ＣＬ−ＭＲＱ・・・メモリ要求信号線。
Claims (1)
- 一定の時間間隔をもってリフレッシュ要求を発生する
リフレッシュ要求発生手段と、リフレッシュアドレスを
発生するリフレッシュアドレス発生手段と、前記リフレ
ッシュ要求発生手段により発生された要求信号をマイク
ロプロセッサのＤＭＡ要求端子に入力する信号路とを有
し、前記リフレッシュ要求発生手段からの要求信号に従
う前記マイクロプロセッサからのバス使用許可を待って
前記リフレッシュアドレス発生手段より発生されたアド
レスをもとにメモリリフレッシュを行なうことを特徴と
したメモリリフレッシュ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179640A JPS6159687A (ja) | 1984-08-29 | 1984-08-29 | メモリリフレツシユ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179640A JPS6159687A (ja) | 1984-08-29 | 1984-08-29 | メモリリフレツシユ方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6159687A true JPS6159687A (ja) | 1986-03-27 |
Family
ID=16069300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59179640A Pending JPS6159687A (ja) | 1984-08-29 | 1984-08-29 | メモリリフレツシユ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6159687A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195789A (ja) * | 1986-02-21 | 1987-08-28 | Hitachi Ltd | マイクロプロセッサ |
| JPH02166692A (ja) * | 1988-12-20 | 1990-06-27 | Sanyo Electric Co Ltd | ダイナミツクメモリのリフレツシユ方法 |
-
1984
- 1984-08-29 JP JP59179640A patent/JPS6159687A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62195789A (ja) * | 1986-02-21 | 1987-08-28 | Hitachi Ltd | マイクロプロセッサ |
| JPH02166692A (ja) * | 1988-12-20 | 1990-06-27 | Sanyo Electric Co Ltd | ダイナミツクメモリのリフレツシユ方法 |
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