JPH0564307B2 - - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は半導体集積回路テストシステムに関す
るものであつて、詳しくは、所定のテスト機能を
有する複数のテストモジユールを用いて被テスト
半導体集積回路に対するテストを行うように構成
された半導体集積回路テストシステムの改良に関
する。

＜従来の技術＞ 半導体集積回路テストシステムの一種に、アナ
ログ半導体集積回路をテスト対象物とするアナロ
グ半導体集積回路テストシステムがある。

このような従来のアナログ半導体集積回路テス
トシステムの一種に、第６図に示すように、１台
のプロセツサCPUと、このプロセツサCPUにバ
スを介して並列接続された複数のプロセツサ
CPU′と、これら各プロセツサCPU′にそれぞれ接
続された複数のテストモジユールMDLとで構成
されたものがある。ここで、テストモジユール
MDLとしては、図示しない被テストアナログ半
導体集積回路に対してテスト信号として直流電圧
を与える直流電圧発生モジユールやオーデイオ信
号を与えるオーデイオ信号発生モジユール、入力
される各テスト信号に応じて被テストアナログ半
導体集積回路から出力される直流信号を測定する
直流信号モジユールやオーデイオ信号を測定する
オーデイオ信号測定モジユール、これら各テスト
モジユールと被テストアナログ半導体集積回路の
接続関係を任意に切り換えるリレーマトリクスモ
ジユールなどが用いられる。

第７図は第６図に示した従来のアナログ半導体
集積回路テストシステムにおけるテスト実行のタ
イミングチヤートの一例であり、テストモジユー
ルMDLとして直流電圧発生モジユールと直流信
号測定モジユールとオーデイオ信号発生モジユー
ルとオーデイオ信号測定モジユールを用い、これ
ら各テストモジユールと被テストアナログ半導体
集積回路の接続関係をリレーマトリクスモジユー
ルで所望の状態に設定する例を示している。

(A)はCPUから出力される命令の具体例を示し
ている。すなわちCPUは、まず、各テストモジ
ユールと被テストアナログ半導体集積回路の接続
関係が直流信号測定とオーデイオ信号測定に応じ
た所定の状態に設定されるように、リレーマトリ
クスモジユールを制御するCPU′１に対して、各
交点に位置するリレーを選択的にオン，オフ設定
するための例えば行毎，列毎の命令（行１リレー
選択、行２リレー選択、…）を送出する。続い
て、直流電圧発生モジユールを制御するCPU′２
に対して、所望の直流出力電圧を出力するための
命令（直流出力電圧レンジ選択、直流出力電圧設
定、出力リレーオン）を送出する。次に、オーデ
イオ信号発生モジユールを制御するCPU′３に対
して、所望のオーデイオ信号を出力するための命
令（オーデイオ出力フイルター選択、オーデイオ
出力レベル設定、出力リレーオン）を送出する。
次に、直流信号測定モジユールを制御する
CPU′４に対して、所定の条件で直流信号を測定
するための命令（直流測定レンジ選択、直流測定
開始）を送出する。その後、オーデイオ信号測定
モジユールを制御するCPU′５に対して、所定の
条件でオーデイオ信号を測定するための命令（オ
ーデイオ測定フイルタ選択、オーデイオ測定開始
を送出する。

(B)はCPU′１における命令の実行状態を示し、
(C)はCPU′２における命令の実行状態を示し、(D)
はCPU′３における命令の実行状態を示し、(E)は
CPU′４における命令の実行状態を示し、(F)は
CPU′５における命令の実行状態を示している。

所望のオーデイオ信号を出力するための命令
（オーデイオ出力フイルタ選択、オーデイオ出力
レベル設定、出力リレーオン）を送出する。

＜発明が解決しようとする課題＞ 一般に、第６図に示す従来のアナログ半導体集
積回路テストシステムの各テストモジユール
MDLに与えられる設定データはｎバイト（ｎ≧
１）で構成されている。そして、テスト内容によ
つては上記のように複数ｉ個のテストモジユール
を用いなければならないことである。

また、被テストアナログ半導体集積回路のテス
トは１個の被テストアナログ半導体集積回路につ
いて複数Ｋ回行うことが多い。すなわち、従来の
アナログ半導体集積回路テストシステムで１種類
のテストを実行するためにあたつては、ｎ×ｉ×
Ｋバイトの設定データとｉ×Ｋ個の設定データ実
行コマンドとを被テストアナログ半導体集積回路
からの測定データ受信前にプロセツサCPUから
所定のテストモジユールを制御する各CPU′に伝
送しなければならず、テスト実行時間に占める割
合は大きい。実際のテストにあたつては、複数Ｎ
個の被テストアナログ半導体集積回路をテストし
なければならず、これら設定データと設定データ
実行コマンドの伝送に要する時間がテスト効率を
妨げる大きな要因になつている。

また、第１図に示す従来のアナログ半導体集積
回路テストシステムは用いるプロセツサCPUに
応じてその都度システム構成されるものであり、
システムの拡張は極めて困難であつた。

このようなテスト実行時間を短縮する方法とし
て、プロセツサから１回当たりに送出されるデー
タ転送ビツトを多くすることや、データ転送速度
を高めることなどが考えらるが、コスト高になつ
てしまうという欠点がある。

本発明は、このような従来の欠点を解決したも
のであつて、その目的は、システム構成に柔軟性
を持たせるとともに、テスト実行時間の短縮を図
ることにある。

＜課題を解決するための手段＞ このような課題を解決する第１の発明は、 所定のテスト機能を有する複数のテストモジユ
ールを用いて被テスト半導体集積回路に対するテ
ストを行うように構成された半導体集積回路テス
トシステムにおいて、 システム全体の動作を管理する機能、システム
で可能なテストの全プログラムを管理する機能を
有する上位プロセツサと、 上位プロセツサに従つて制御される中位プロセ
ツサCPU５と、 中位プロセツサCPU５に並列にバス接続され、
上位プロセツサ及び中位プロセツサCPU５に従
つてテストモジユールを制御して被テスト半導体
集積回路に対するテストを実行させる機能を有す
る複数の下位プロセツサCPU６とからなり、 被テスト半導体集積回路に対する所定のテスト
の実行に先立つて必要なプログラムが上位プロセ
ツサのメモリから一括して読み出された後、これ
ら読み出されたプログラムは上位プロセツサには
プログラム番号と中位プロセツサCPU５の指定
情報、中位プロセツサCPU５にはプログラムロ
ジツクと実行手順テーブル、複数の下位プロセツ
サCPU６には種類の異なるテストを同時並列に
実行するために同一の単一番号とその番号に連続
するようにして構成されたテストの実行内容を指
定する実行テーブルがそれぞれ分割してダウンロ
ードされ、 テストの実行にあたつて上位プロセツサは起動
すべきプログラムロジツクが格納されている中位
プロセツサCPU５にコマンドを送出し、中位プ
ロセツサCPU５は実行手順テーブルを参照しな
がら上位プロセツサからのコマンドに従つてプロ
グラムロジツクを実行し、各下位プロセツサ
CPU６は中位プロセツサCPU５から加えられる
複数ビツトよりなる単一番号に従つて実行テーブ
ルを検索して同時並列に所定のテストモジユール
を駆動することを特徴とする。

そして、第２の発明は、 所定のテスト機能を有する複数のテストモジユ
ールを用いて被テスト半導体集積回路に対するテ
ストを行うように構成された半導体集積回路テス
トシステムにおいて、 システム全体の動作を管理する機能、システム
で可能なテストの全プログラムを管理する機能を
有する上位プロセツサと、 上位プロセツサに並列にバス接続され、上位プ
ロセツサに従つて制御される複数の中位プロセツ
サCPU５と、 各中位プロセツサCPU５に並列にバス接続さ
れ、上位プロセツサ及び各中位プロセツサCPU
５に従つてテストモジユールを制御して被テスト
半導体集積回路に対するテストを実行させる機能
を有する複数の下位プロセツサCPU６とからな
り、 被テスト半導体集積回路に対する所定のテスト
の実行に先立つて必要なプログラムが上位プロセ
ツサのメモリから一括して読み出された後、これ
ら読み出されたプログラムは上位プロセツサには
プログラム番号と中位プロセツサCPU５の指定
情報、中位プロセツサCPU５にはプログラムロ
ジツクと実行手順テーブル、複数の下位プロセツ
サCPU６には種類の異なるテストを同時並列に
実行するために同一の単一番号とその番号に連続
するようにして構成されたテストの実行内容を指
定する実行テーブルがそれぞれ分割してダウンロ
ードされ、 テストの実行にあたつて上位プロセツサは起動
すべきプログラムロジツクが格納されている中位
プロセツサCPU５を識別してコマンドを送出し、
中位プロセツサCPU５は実行手順テーブルを参
照しながら上位プロセツサからのコマンドに従つ
てプログラムロジツクを実行し、各下位プロセツ
サCPU６は中位プロセツサCPU５から加えられ
る複数ビツトよりなる単一番号に従つて実行テー
ブルを検索して同時並列に所定のテストモジユー
ルを駆動することを特徴とする。

＜作用＞ 第１の発明において、各第６のプロセツサは上
位のプロセツサから加えられる複数ビツトよりな
る単一番号に従つて実行テーブルを検索して同時
並列に所定のテストモジユールを駆動する。

第２の発明において、各第６のプロセツサは第
５のプロセツサから加えられる複数ビツトよりな
る単一番号に従つて実行テーブルを検索して同時
並列に所定のテストモジユールを駆動する。

これらいずれの発明においても、テスト実行時
には単一番号を表す少量のデータを各第６のプロ
セツサに加えればよく、テスト実行に要する時間
を実質的に短縮できる。

さらに、第２の発明によれば、複数の第５のプ
ロセツサを用いているので、異なる単一番号で同
時並列に異なる複数のテストを行わせることもで
きる。

＜実施例＞ 以下、図面を用い、本発明の実施例を詳細に説
明する。

第１図は本発明の一実施例を示すブロツク図で
あり、CPU１は第１のプロセツサ、CPU２は第
２のプロセツサ、CPU３は第３のプロセツサ、
CPU４は第４のプロセツサ、CPU５は第５のプ
ロセツサ、CPU６は第６のプロセツサ、MDLは
テストモジユールである。

CPU１は半導体集積回路テストシステム全体
の動作を管理する機能を有するものであり、
CPU３，CPU４及びCPU５が並列に接続されて
いる。CPU２は半導体集積回路テストシステム
で実行可能な半導体集積回路のテストの全プログ
ラムを管理する機能を有するものであり、必要に
応じてCPU４と接続される。CPU３はCPU２か
ら所定のテストの実行に必要なプログラムを読み
出すためのコマンドを発生してCPU１に加える
機能を有し、CPU４はCPU３から加えらるコマ
ンドをCPU１を介してCPU２に加えCPU２から
所定のプログラムを読み出す機能を有するもので
ある。これら第１のプロセツサCPU１，第２の
プロセツサCPU２，第３のプロセツサCPU３及
び第４のプロセツサCPU４は、半導体集積回路
テストシステム全体の動作を管理するとともに、
このテストシステムで可能な半導体集積回路のテ
ストの全プログラムを管理する上位プロセツサと
して機能する。なお、このような上位プロセツサ
の構成および機能は、例えば特開昭57−164340号
公報に開示されている。CPU５はCPU１に従つ
てCPU６を制御するものであり、第１図の実施
例では２台のCPU５をバスを介して並列接続し
て制御する例を示している。CPU６はCPU１及
びCPU５に従つてMDLを制御してMDLにより
テストを実行させる機能を有するものである。な
お、CPU５が１台の場合にはCPU５の機能を上
位プロセツサに含ませてもよく、この場合には
CPU６は上位プロセツサにバスを介して並列接
続されることになる。

このように構成された半導体集積回路テストシ
ステムの動作を説明する。

テストの実行に先立つて、CPU３の入力ター
ミナルから被テスト半導体集積回路に対応したテ
ストプログラム番号を入力する。これにより、
CPU３からはそのプログラムを読み出すための
コマンドが送出され、CPU１はこのコマンドを
受信してCPU４に伝送する。CPU４はこのコマ
ンドを受信してCPU２に伝送し、CPU２のメモ
リからそのコマンドに応じた一連のプログラムを
一括して読みだしてCPU１と共有するメモリに
CPU１を介することなく一時格納する。このプ
ログラムの書込みが完了すると、CPU４はCPU
１に割り込みをかける。CPU１はこの割り込み
を受けると、共有メモリに書き込まれたプログラ
ムを順次読みだしてCPU１のメモリに一時格納
する。このようにしてCPU１にコマンドに応じ
たテストプログラムを書き込んだ後、次のような
手順でこのプログラムをCPU１，CPU５および
CPU６にそれぞれの機能に応じて分割して一時
格納するダウンロードを行う。

はじめに、CPU１は、プログラム番号とCPU
５が複数台接続される場合にはCPU５を指定す
る情報を最小限ビツト対応で選択してメモリに取
り込む。次に、CPU１によりCPU５が選択され、
そのCPU５で実行すべきプログラムロジツクが
CPU５のマシンコードでCPU５のメモリに書き
込まれる。なお、このマシンコードは、固定的に
与えられるスタートアドレスに従つてCPU５が
テスト実行を開始できるようにCPU２で作成さ
れる。また、CPU５には、プログラムロジツク
の他、被テスト半導体集積回路の種類に応じた一
連のテストの内容に対応したプログラムの実行手
順を示す単一番号の配列よりなる手順テーブルお
よびプログラムの実行開始番地を示すラベルテー
ブルも格納される。ここで、CPU５に格納され
るプログラムロジツクは、テーブル化できないそ
の他のプログラムの集合体になる。そして、各
CPU６には、複数（例えば１６）ビツトで構成
される単一番号とその番号に連続するようにして
構成されたテストの実行内容を指定する情報より
なる実行テーブルが格納される。第２図はこのよ
うなダウンロードの一例を示す系統図である。第
３図はCPU５に格納される実行手順テーブルの
概念図であり、前述のように被テスト半導体集積
回路の種類に応じた一連のテストの内容に対応し
たプログラムの実行手順を示す単一番号の配列が
格納されている。また、第４図は各CPU６に格
納される実行テーブルの概念図であり、前述のよ
うに単一番号とその番号に連続するようにして構
成されたテストの実行内容を指定する情報が格納
されている。

このようにしてダウンロードが完了した後、テ
ストを実行する。テストの実行にあたつては、
CPU１，CPU５およびCPU６が制御することに
なる。すなわち、CPU１は、起動すべきプログ
ラムロジツクがいずれのCPU５に格納されてい
るかのみを識別してCPU５にコマンドを送出す
る。CPU５は、手順テーブルおよびラベルテー
ブルを参照しながらCPU１からのコマンドに従
つてプログラムロジツクを実行する。CPU６に
はCPU５から手順テーブルに格納されている複
数ビツトで構成される単一番号が順次加えられ
る。CPU６はその単一番号に従つて実行テーブ
ルを検索し、検索した内容に従つてMDLを駆動
してテストを実行する。これにより、CPU５か
ら加えられる単一番号で同時に複数のCPU６を
アクセスして複数のテストを行わせることができ
る。そして、各CPU６がCPU５に格納されてい
る手順テーブルから順次加えられる単一番号に従
つてMDLを駆動して所定のテストを実行するこ
とにより、被テスト半導体集積回路の種類に応じ
た一連のテストが完了する。

また、複数のCPU５を用いることにより、異
なる単一番号で同時に複数のCPU６をアクセス
して複数のテストを行わせることもできる。

単一番号で同時に複数のCPU６をアクセスし
て複数のテストを行う具体例を第５図のタイミン
グチヤートを用いて説明する。第５図のテスト内
容は前述の従来のテストシステムの動作説明とほ
ぼ同様であり、ステツプに分けて示すと、 被テストアナログ半導体集積回路のあるテス
トに係わる複数のテストモジユールMDLと被
テストアナログ半導体集積回路の複数のピンと
の接続関係をリレーマトリクスモジユールで設
定し、 直流電圧発生モジユールからリレーマトリク
スモジユールを介して被テストアナログ半導体
集積回路の所定のピンに所定の直流電圧を与
え、 同時にオーデイオ信号発生モジユールからリ
レーマトリクスモジユールを介して被テストア
ナログ半導体集積回路の所定のピンにオーデイ
オ信号を与え、 指定された時間（例えば20ms）経過後にリ
レーマトリクスモジユールを介して被テストア
ナログ半導体集積回路の所定のピンの直流出力
信号（電流または電圧）を直流電圧測定モジユ
ールで測定し、 同時にリレーマトリクスモジユールを介して
被テストアナログ半導体集積回路の所定のピン
のオーデイオ出力信号をオーデイオ信号測定モ
ジユールで測定する、 ことになる。なお、第５図はCPU５から加えら
れる単一番号に基づいて各CPU６が実行するテ
スト動作の具体的な内容を示したものであり、第
４図に示している各単一番号は示していない。

第５図において、(A)はCPU５から出力される
命令の具体例である。すなわちCPU５は、テス
ト実行に先立つて各CPU６に被テストアナログ
半導体集積回路に固有の上記のステツプに対応し
た実行テーブルをダウンロードする。このように
してダウンロードされた実行テーブルは被テスト
アナログ半導体集積回路に固有のものであつて、
その種類が変わらない限り変更する必要はない。
ダウンロード完了後のテスト実行にあたつては、
CPU５は各CPU６に対して単一番号のみを送出
する。

CPU５から送り出される単一番号に従つて、
例えば１番目のCPU６は(B)に示すようにリレー
マトリクスモジユールの制御に関連したの処理
を実行し、２番目のCPU６は(C)に示すように直
流電圧発生モジユールの制御に関連したの処理
を実行し、３番目のCPU６は(D)に示すようにオ
ーデイオ信号発生モジユールの制御に関連した
の処理を実行し、４番目のCPU６は(E)に示すよ
うに直流信号測定モジユールの制御に関連した
の処理を実行し、５番目のCPU６は(F)に示すよ
うにオーデイオ信号測定モジユールの制御に関連
したの処理を実行する。そして、CPU５は各
測定モジユールの測定結果に基づいて被テストア
ナログ半導体集積回路の良否を判定し、一連のテ
ストの中の一つのテストを終了する。

つまり、CPU５から送り出される単一番号に
従つて１番目から５番目までの５台のCPU６が
同時に一つのテストの中で異なる処理動作を実行
し、CPU５が最後に測定結果を判断することに
より一連のテストの中の一つのテストを終了す
る。

なお、実際の被テストアナログ半導体集積回路
の良否テストにあたつては、上記に準じたテスト
をCPU５に格納されている手順テーブルから順
次加えられる単一番号に従つて例えば数100項目
にわたつて行い、それらの結果を総合評価して良
否を判定する。

次に、異なる番号で同時に複数のテストを行う
具体例を説明する。この場合、例えば１番目の
CPU５はオーデイオ帯域のテストに応じた第１
のプログラムを実行して第１の単一番号をCPU
６群に対して送り出し、複数のCPU６をアクセ
スして必要なテストモジユールMDLを動作させ
ることにより被テストアナログ半導体集積回路に
対するオーデイオ帯域のテストを行う。このオー
デイオ帯域のテスト実行中に第２のCPU５は例
えば直流テストに応じたプログラムを実行し、第
１の単一番号と異なる第２の単一番号を第１の単
一番号でアクセスされていない残りのCPU６群
に対して送り出す。

これにより、残りの複数のCPU６のうちの必
要なCPU６がアクセスされて必要なテストモジ
ユールMDLを動作させ、被テストアナログ半導
体集積回路に対する直流テストを行う。

なお、CPU５は、例えば第２図に示す実行手
順テーブルおよびラベルテーブルに基づいてテス
ト実行が可能なCPU６を選別しながらテストを
進めていき、実行完了のフラグを順次登録する方
式で未実行をチエツクする。

このような構成によれば、テスト対象の半導体
集積回路の種類が変更になつた場合のみ各CPU
６にダウンロードされる内容を変更すればよく、
同一種類の半導体集積回路のテストを連続して行
う場合には各CPU６にはCPU５に格納されてい
る手順テーブルから順次単一番号のみを与えるだ
けでよいので、テスト実行時間を大幅に短縮でき
る。

また、システムの変更にあたつては必要な部分
のみを変更するだけでよく、従来に比べてシステ
ム構成の柔軟性を高めることができる。

例えば、新たにオーデイオ帯域よりも周波数が
高い中間周波帯域の信号発生器と信号測定器を追
加する場合には、既存のテストシステムに中間周
波帯域でのテスト機能を持つたCPU６とテスト
モジユールを追加すればよい。テストの実行にあ
たつては、前述のように各テストモジユールを単
一番号に従つて並列動作させればよく、中間周波
帯域でのテスト機能の加によつてテスト実行時間
が長くなることはない。

これに対し、１台のプロセツサで構成されてい
た従来のLSIテストシステムでは、同様なシステ
ム変更にあたつてはシステムプログラムを修正し
て再コンパイルすることにより対応できるが、中
間周波帯域でのテスト機能がない既存のシステム
プログラムには少なくとも分岐命令などの挿入さ
れるのでその分テスト実行時間が長くなることは
避けられなかつた。

なお、上記実施例ではアナログ半導体集積回路
をテストするシステムの例を説明したが、各種の
半導体集積回路のテストにも応用できることはい
うまでもない。

＜発明の効果＞ 以上説明したように、本発明によれば、システ
ム構成に柔軟性を持たせるとともに、テスト実行
時間を大幅に短縮できる半導体集積回路テストシ
ステムが実現でき、テスト効率を大幅に改善でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は本発明におけるダウンロードの一例を示
す系統図、第３図はCPU５に格納される実行手
順テーブルの概念図、第４図は各CPU６に格納
される実行テーブルの概念図、第５図は第１図の
動作例を示すタイミングチヤート、第６図は従来
の装置の一例を示すブロツク図、第７図は第６図
の動作例を示すタイミングチヤートである。 CPU１……第１のプロセツサ、CPU２……第
２のプロセツサ、CPU３……第３のプロセツサ、
CPU４……第４のプロセツサ、CPU５……第５
のプロセツサ（中位プロセツサ）、CPU６……第
６のプロセツサ（下位プロセツサ）、MDL……テ
ストモジユール。

Claims (1)

1. 【特許請求の範囲】 １ 所定のテスト機能を有する複数のテストモジ
   ユールを用いて被テスト半導体集積回路に対する
   テストを行うように構成された半導体集積回路テ
   ストシステムにおいて、 システム全体の動作を管理する機能、システム
   で可能なテストの全プログラムを管理する機能を
   有する上位プロセツサと、 上位プロセツサに従つて制御される中位プロセ
   ツサCPU５と、 中位プロセツサCPU５に並列にバス接続され、
   上位プロセツサ及び中位プロセツサCPU５に従
   つてテストモジユールを制御して被テスト半導体
   集積回路に対するテストを実行させる機能を有す
   る複数の下位プロセツサCPU６とからなり、 被テスト半導体集積回路に対する所定のテスト
   の実行に先立つて必要なプログラムが上位プロセ
   ツサのメモリから一括して読み出された後、これ
   ら読み出されたプログラムは上位プロセツサには
   プログラム番号と中位プロセツサCPU５の指定
   情報，中位プロセツサCPU５にはプログラムロ
   ジツクと実行手順テーブル、複数の下位プロセツ
   サCPU６には種類の異なるテストを同時並列に
   実行するために同一の単一番号とその番号に連続
   するようにして構成されたテストの実行内容を指
   定する実行テーブルがそれぞれ分割してダウンロ
   ードされ、 テストの実行にあたつて上位プロセツサは起動
   すべきプログラムロジツクが格納されている中位
   プロセツサCPU５にコマンドを送出し、中位プ
   ロセツサCPU５は実行手順テーブルを参照しな
   がら上位プロセツサからのコマンドに従つてプロ
   グラムロジツクを実行し、各下位プロセツサ
   CPU６は中位プロセツサCPU５から加えられる
   複数ビツトよりなる単一番号に従つて実行テーブ
   ルを検索して同時並列に所定のテストモジユール
   を駆動することを特徴とする半導体集積回路テス
   トシステム。 ２ 所定のテスト機能を有する複数のテストモジ
   ユールを用いて被テスト半導体集積回路に対する
   テストを行うように構成された半導体集積回路テ
   ストシステムにおいて、 システム全体の動作を管理する機能、システム
   で可能なテストの全プログラムを管理する機能を
   有する上位プロセツサと、 上位プロセツサに並列にバス接続され、上位プ
   ロセツサに従つて制御される複数の中位プロセツ
   サCPU５と、 各中位プロセツサCPU５に並列にバス接続さ
   れ、上位プロセツサ及び各中位プロセツサCPU
   ５に従つてテストモジユールを制御して被テスト
   半導体集積回路に対するテストを実行させる機能
   を有する複数の下位プロセツサCPU６とからな
   り、 被テスト半導体集積回路に対する所定のテスト
   の実行に先立つて必要なプログラムが上位プロセ
   ツサのメモリから一括して読み出された後、これ
   ら読み出されたプログラムは上位プロセツサには
   プログラム番号と中位プロセツサCPU５の指定
   情報、中位プロセツサCPU５にはプログラムロ
   ジツクと実行手順テーブル、複数の下位プロセツ
   サCPU６には種類の異なるテストを同時並列に
   実行するために同一の単一番号とその番号に連続
   するようにして構成されたテストの実行内容を指
   定する実行テーブルがそれぞれ分割してダウンロ
   ードされ、 テストの実行にあたつて上位プロセツサは起動
   すべきプログラムロジツクが格納されている中位
   プロセツサCPU５を識別してコマンドを送出し、
   中位プロセツサCPU５は実行手順テーブルを参
   照しながら上位プロセツサからのコマンドに従つ
   てプログラムロジツクを実行し、各下位プロセツ
   サCPU６は中位プロセツサCPU５から加えられ
   る複数ビツトよりなる単一番号に従つて実行テー
   ブルを検索して同時並列に所定のテストモジユー
   ルを駆動することを特徴とする半導体集積回路テ
   ストシステム。