JPH0567006A - メモリコントローラ - Google Patents

Abstract

(57)【要約】 【目的】データを複数のデータメモリに書込むとき生成
するパリテイ値を１個のメモリチップに書込むことがで
きるメモリコントローラを提供する。 【構成】メモリコントローラ１にチップセレクト信号を
入力とするＮＡＮＤ回路１３と、書込信号を入力とする
ＮＡＮＤ回路１２とを設けておく。これらＮＡＮＤ回路
の出力をフリップフロップ１４に入力させ、フリップフ
ロップ１４の出力とチップセレクト信号と書込信号とを
入力とするＮＡＮＤ回路１５によりパリテイチップ読出
信号を出力させて、パリテイメモリチップ２へのパリテ
イ値の読出しを制御する。アドレス信号Ａ１７〜１９を
入力とするデコーダ８によりデータチップセレクト信号
を生成しこの信号によりパリテイ値生成部６で生成させ
たパリテイ値をパリテイメモリチップ２の適切な領域に
書込む。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリコントローラに関
し、特にメモリにデータ値を書込むときパリティ値を生
成し生成したパリテイ値の書込とその読出しの時の制御
を行うメモリコントローラに関する。

【０００２】

【従来の技術】従来のメモリコントローラにおいて、デ
ータを記憶するメモリへのデータの書込みと書込まれて
いたメモリ内のデータを取り出す際に生ずる書込と読出
しの誤りを防止するためにはメモリ内へのデータの書込
みの都度、メモリコントローラが書込まれるべきデータ
の内容に応じたパリテイ値を生成し、このメモリコント
ローラが、データ記憶用のメモリチップにデータを書き
込むとき、データ記憶用のメモリチップに１対１に対応
して設置されているパリテイ値記憶用チップとして設け
られているメモリチップ内に上述したパリテイ値を書込
んでおき、このデータ記憶用のメモリチップから所定の
データを読み出すときに読み出したデータに基いてパリ
テイ値を生成し、データを読み出したデータ記憶用のメ
モリチップに１対１に対応して設けられているパリテイ
値記憶用のメモリチップ内から前述したデータに対応す
るパリテイ値を読み出して、これら両パリテイ値を比較
し両パリテイ値が一致していれば正しいデータが読み出
されたと判断し、両パリテイ値が互いに異っているとき
には、読み出したデータに誤りがあると判断している。

【０００３】

【発明が解決しようとする課題】上述した従来のメモリ
コントローラで、パリテイ値を生成してこのパリテイ値
によってメモリチップに書き込まれ、このメモリから読
み出されるデータの読み出しと書込みの際に生ずる誤り
を防止する際には、データを記憶すべきメモリの一つ一
つに１対１に対応してパリテイ値を記憶させるメモリチ
ップを使用しているために、実際のデータを記憶すべき
メモリチップの他に、このデータ記憶用のメモリチップ
と同数のパリテイ値記憶用のメモリチップを使用してい
るので対象とするデータ記憶用のメモリチップの個数が
多くなるとメモリチップ数を多数必要とし、またメモリ
チップ数が多いためにこのようなメモリコントローラを
使用するメモリ部の占有体積が大となる欠点を有してい
る。

【０００４】本発明は複数のデータを記憶するためのメ
モリチップに対して小数のパリテイ値記憶用のメモリチ
ップを使用しすることができこのようなメモリチップを
使用する回路部分の占有体積を小とすることの可能なメ
モリコントローラを提供することにある。

【０００５】

【課題を解決するための手段】本発明のメモリコントロ
ーラは、対象とする複数のメモリに対して外部から入力
されるチップセレクト信号と読出信号と書込信号および
アドレス信号ならびにデータ値を入力とし複数のデータ
メモリチップに対するデータ値の書込と読出しを制御し
かつ前記データ値が入力されたときこのデータ値に対す
る予め定められた処理方法によるパリテイ値を生成し特
定のパリテイ値記憶用のパリテイメモリチップに記憶さ
せ、前記読出信号が入力されたときには前記アドレス信
号により指定された前記複数のデータメモリチップの内
の一つから前記アドレス信号により指定されたアドレス
にあるデータ値を読出しこの読出したデータ値に対する
パリテイ値を再生成するとともに前記データ値を記憶す
るときこのデータ値に対応して前記特定のパリテイ値記
憶用のメモリに記憶されているパリテイ値を読出し前記
再生成したパリテイ値と比較してこれら両パリテイ値が
異っているときはエラー信号を生成して外部に出力する
メモリコントローラにおいて、前記チップセレクト信号
と前記読出信号および前記書込信号より特定の１個の前
記パリテイメモリチップに対するパリテイチップ読出信
号とパリテイチップ書込信号とを生成し出力する手段
と、前記書込信号に応じて前記データ値を前記複数のデ
ータメモリチップの一つに書込むとき前記パリテイメモ
リチップ内に前記データメモリチップ別に予め割り当て
られている領域内で前記データ値が書込まれるデータチ
ップに対応した領域に前記パリテイ値を書込み前記読出
信号により前記複数のデータメモリチップの一つより前
記データ値を読出すとき前記パリテイチップ内に記憶さ
れている前記パリテイ値の内で前記データ値が読出され
るデータメモリチップに対応した領域よりこの読打され
るデータ値に対応したパリテイ値を読出す手段とを備え
て構成されている。

【０００６】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【０００７】図１は本発明のメモリコントローラとメモ
リチップとの接続関係の一例を示すブロック図であり、
図２は図１に使用されている本発明のメモリコントロー
ラの一実施例を示すブロック図であり、図３は図１と図
２に示したメモリコントローラの動作を説明するタイミ
ングチャートである。

【０００８】本発明のメモリコントローラ１にはこのメ
モリコントローラ１で生成されたパリテイ値を記憶する
ためのパリテイメモリチップ２と、図示されていない外
部から送られてくるデータを図示されていない外部から
の書き込み命令に応じて記憶し、これらの記憶していた
データを外部からの読出し命令に応じて出力するデータ
メモリチップ３と４とが接続されており、その外に、こ
れらのデータメモリチップ３と４との間に同様なメモリ
チップが６個同様に接続されている。

【０００９】パリテイメモリチップ２は図１と２におい
ては８ビット単位の値を入出力する２５６ＫＢ（キロビ
ット）容量のＳＲＡＭ（スタティックＲＡＭ）が使用さ
れており、データメモリチップ３と４および省略されて
いる６個のメモリチップは８ビット単位の値を入出力す
る１ＭＢ（１２８Ｋ×８ビット）のＳＲＡＭである。

【００１０】リードのタイミングは通常のメモリアクセ
スと同じである。図示されていない外部装置からのチッ
プセレクト信号（ＣＳ）が高レベル（論理値″１″）か
ら低レベル（論理値″０″）になると、メモリコントロ
ーラ１はパリテイメモリチップ２に対してはパリテイチ
ップセレクト信号（ＰＭＣＳ信号）およびパリテイチッ
プ読出信号（ＰＭＯＥ）を低レベルとしてパリテイチッ
プメモリ２に加え、メモリの読込を開始する。パリテイ
メモリチップ２からはそれまでに記憶されているパリテ
イ値（ＰＤＢ０からＰＤＢ７）がそれぞれ別々に出力さ
れる。

【００１１】なお、図１および図２において結線上に２
本の互いに平行な斜線が施されているものは同様の結線
が複数あり、これら複数本の結線が省略されていること
を示している。たとえば、ＰＤＢ０〜ＰＤＢ７として１
本の結線があり２本の斜線がこの結線上に施されている
ものは、ＰＤＢ０として１本の結線があり、その他、同
様に、ＰＤＢ１からＰＤＢ７までの別個の結線が存在す
ることを示している。

【００１２】また、上述したチップセレクト信号ＣＳが
低レベルに移行しており、アドレス信号Ａ１７からＡ１
９が入力されると、データチップ読出信号であるＭＣＳ
０からＭＣＳ７までの内のどれか一つが低レベルとな
り、結線先であるデータチップ３から４までの８個のデ
ータメモリチップの内の一つが選択される。

【００１３】読出信号（ＲＤ）が低レベルとなるとこれ
に同期して、データチップ読出信号（ＭＯＥ）も低レベ
ルとなり、メモリコントローラ１は前述の選択されたデ
ータメモリの中のアドレス信号Ａ０からＡ１６によって
指定されたアドレスからデータ値の読出を行う。メモリ
コントローラ１はこの読出したデータ値を基にパリテイ
値を再生成する。パリテイ値をどのようにデータ値から
生成するかは予め決めておけばよい。メモリコントロー
ラ１は、また、パリテイメモリチップ２から読出したＲ
ＤＢ０からＲＤＢ７までのパリテイ値の内で前述した再
生成したパリテイ値に相当するパリテイ値をＭＣＳ０か
らＭＣＳ７までの信号の内の低レベルになっている信号
を用いて抽出する。この抽出したパリテイ値は、すでに
対応するデータ値をデータメモリチップに書込時に生成
してパリテイメモリチップ２に記憶しておいたパリテイ
値である。

【００１４】これら再生成したパリテイ値とパリテイチ
ップ２から読出し抽出したパリテイ値とを、メモリコン
トローラ１が比較して両者間に相違があればエラー信号
（ＰＥ）を生成し外部に出力する。

【００１５】このパリテイ値の比較は外部から加えられ
る読出信号（ＲＤ）が低レベルから高レベルへ立上ると
きに行われる（図３のＸの時刻）。ライトタイミング時
にはＣＳ信号が高レベルから低レベルに変化したとき、
メモリコントローラ１はパリテイチップ読出信号（ＰＭ
ＯＥ信号）を低レベルとしてパリテイメモリチップ２に
対してパリテイメモリチップ２からパリテイ値を読出
す。続いて、外部から入力される書込信号（ＷＲ信号）
が高レベルから低レベルに移行すると、ＰＭＯＥ信号を
マスクし、そのレベルを高レベルとしておく。このと
き、メモリコントローラ１はパリテイメモリチップ２か
ら読出したパリテイ値を内部にラッチしておく、続い
て、書込信号ＷＲに同期させてパリテイチップ書込信号
（ＰＭＷＥ）を低レベルとし、パリテイメモリチップ２
にパリテイ値の書込を行う。パリテイ値は書込信号ＷＲ
が低レベルとなったとき外部から加えられるデータ値Ｄ
Ｂ０からＤＢ７を基に上述した書込に使用するパリテイ
値をメモリコントローラ１により生成しておく。

【００１６】メモリコントローラ１は外部から加えられ
るアドレス信号Ａ１７からＡ１９を基に生成するデータ
チップセレクト信号ＭＣＳ０からＭＣＳ７を用いてパリ
テイメモリチップ内の８ビット中の１ビットについての
み生成した前述のパリテイ値を書込み、残りの７ビット
はこの書込に先立ってパリテイメモリチップ２より読出
した値をそのまま書込む。データメモリチップ３から４
までの８個のデータメモリチップに対してのデータ値の
書込はデータチップセレクト信号ＭＣＳ０からＭＣＳ７
の内の１つだけをメモリコントローラ１内でアドレス信
号Ａ１７からＡ１９までの信号を基にして低レベルと
し、この低レベルのデータチップセレクト信号を目的と
するデータメモリチップに出力し、この低レベルのデー
タチップセレクト信号が加えられたデータメモリチップ
内で別途外部から加えられるアドレス信号Ａ０からＡ１
６によって指定されるアドレスに外部から加えられたデ
ータ値を書込む。

【００１７】図２にブロック図で示した本発明のメモリ
コントローラはチップセレクト信号を入力とし予め定め
られた時間だけデイレイをさせた後にデイレイされた信
号を出力するデイレイ回路２１と前記チップセレクト信
号と前記デイレイ回路２１の出力の二つを入力とするＮ
ＡＮＤ回路１３と、書込信号を一つ目の入力とし予め設
定された時間だけ遅延した信号を出力するデイレイ回路
２２の出力を二つ目の入力とするＮＡＮＤ回路１２と、
ＮＡＮＤ回路１２の出力をセット端子Ｓ側の入力としＮ
ＡＮＤ回路１３の出力をリセット端子Ｒ側の入力とする
フリップフロップ１４と、チップセレクト信号と書込信
号とフリップフロップ１４の出力を入力とするＮＡＮＤ
回路１５の出力によりパリテイチップ読出信号の制御を
行う。

【００１８】ライトタイミング時には、書込信号ＷＲが
高レベルから低レベルに変化したとき（図３のＹの時
刻）、ＮＡＮＤ回路１２の出力が低レベルとなるので、
フリップフロップ１４がセットされＮＡＮＤ回路１５に
対する出力が高レベルになるのでＮＡＮＤ回路１５の出
力は高レベルとなる。すなわち、パリテイチップ読出信
号ＰＭＯＥはアクチブではなくなる。

【００１９】その後、チップセレクト信号ＣＳが低レベ
ルから高レベルになったときに、フリップフロップ１５
がリセットされるので、パリテイチップ読出信号ＰＭＯ
Ｅは、チップセレクト信号ＣＳと書込信号ＷＲのレベル
により決定される。

【００２０】たとえば、チップセレクト信号ＣＳが低レ
ベルとなるとパリテイチップ読出信号ＰＭＯＥが低レベ
ル、すなわち、アクテイブな状態になる。

【００２１】８個のデータメモリチップ３〜４の内の何
れか一つを指定する外部からのアドレス信号Ａ１７〜Ａ
１９とパリテイチップセレクト信号ＰＭＣＳを入力とす
るデコーダ８によりパリテイチップセレクト信号ＰＭＣ
Ｓが低レベルのとき、上述したデータメモリチップの何
れか一つを選択するデータチップセレクト信号ＭＣＳ０
〜ＭＣＳ７を生成する。上述したデータチップセレクト
信号の内で選択された何れか一つのデータメモリチップ
に接続されているデータチップセレクト信号が低レベル
となる。すなわち、データメモリチップ３が選択された
ときには、データチップセレクト信号ＭＣＳ０のみが低
レベルとなる。

【００２２】パリテイ値は外部から加えられるかまたは
データチップセレクト信号により選択されたデータチッ
プから読出されたデータ値ＤＢ０〜ＤＢ７の内の何れか
一つがメモリコントローラ１に設けられているパリテイ
値生成部６に入力され．予め定められた生成方法により
入力されたデータ値を基に生成される。ライトタイミン
グ時には、このパリテイ値がセレクタ１９から２０まで
の８個のセレクタ（６個のセレクタは省略されている）
の何れか一つから１ビット分出力される。ライトタイミ
ング時にはＮＯＲゲート１８に入力されるパリテイチッ
プセレクト信号ＰＭＣＳとパリテイチップ書込信号ＰＭ
ＷＥは何れも低レベルとなり、ＮＯＲゲート１８の出力
は高レベルとなるので、この出力で制御されているトラ
イステートバッファ２３と２４（この外に同様なトライ
ステートバッファが省略されている）がすべてセレクタ
１９および２０等に対して０インピーダンス状態となる
ので、パリテイ値がこれらトライステートバッファを通
過してパリテイメモリチップ２に出力され書込まれる。

【００２３】リードタイミング時には、ＮＯＲゲート１
８の出力は低レベルとなり、このときパリテイメモリチ
ップ２から読み出されたパリテイ値はトライステートバ
ッファ２３および２４の右方から入力されるがトライス
テートバッファ２３および２４等が何れも高インピーダ
ンスを呈するので、セレクタ１９および２０には達せず
セレクタ７の入力側とレジスタ１１の入力側の端子に達
するセレクタ７はアドレス信号Ａ１７〜Ａ１９により指
定されたデータメモリチップに対応するパリテイ値を前
述したパリテイメモリチップから読出されたパリテイ値
ＰＤＢＩＮ０〜ＰＤＢＩＮ７の中から選択してＥＸＯＲ
ゲート１６の入力側に出力する。このＥＸＯＲゲート１
６には前述したパリテイ値生成部６がデータメモリチッ
プ３〜４の内の何れか一つから読出したデータ値に対し
て出力するパリテイ値も入力される。ＥＸＯＲゲート１
６は上述した両入力が異っているとき低レベル状態とな
り、この状態がレジスタ１７を介して外部にエラー信号
として出力される。

【００２４】なお、レジスタ１１はパリテイメモリチッ
プ２にパリテイ値を書込む直前に、このパリテイメモリ
チップ２から読出されるパリテイ値をラッチしＥＸＯＲ
ゲート９および１０に出力する。また、前述したセレク
タ１９と２０はデータチップセレクト信号により制御さ
れ、このデータチップセレクト信号が低レベルのときに
は端子Ａ側に接続されたパリテイ値を選択して出力し、
高レベルのときには、端子Ｂ側に接続された信号を選択
して出力する。

【００２５】以上説明したことから明らかなように、複
数のデータメモリチップにデータ値を書込むときに生成
するパリテイ値をすべて一つのパリテイメモリチップに
記憶させておき、これらのデータメモリチップからデー
タを読出すとき、この読出したデータ値に対応するパリ
テイ値を前述したパリテイメモリチップから取り出すこ
とができる。

【００２６】

【発明の効果】以上説明したように、本発明のメモリコ
ントローラを使用することにより、複数のデータメモリ
チップにデータ値を記憶させるとき、一つのパリテイメ
モリチップにパリテイ値を記憶させておき、このデータ
値を上述した複数のデータメモリから読出すときに上述
のパリテイメモリチップからこのデータ値に対応して記
憶しておいたパリテイ値を読出すことが可能となるの
で、従来のこの種のメモリコントローラを使用する場合
に比較してパリテイメモリチップの使用数を小とするこ
とができ、そのためメモリ系の占有体積を従来より小と
することができるという効果を有する。

【図面の簡単な説明】

【図１】本発明のメモリコントローラとメモリチップと
を接続した一例を示すブロック図である。

【図２】図１に示したメモリコントローラの一実施例を
示すブロック図である。

【図３】図１に示したメモリコントローラの動作を説明
するタイミングチャートである。

【符号の説明】

１ メモリコントローラ ２ パリテイメモリチップ ３ データメモリチップ ４ データメモリチップ ５ ＯＲゲート ６ パリテイ値生成部 ７ セレクタ ８ デコーダ ９ ＥＸＯＲゲート １０ ＥＸＯＲゲート １１ レジスタ １２ ＮＡＮＤ回路 １３ ＮＡＮＤ回路 １４ フリップフロップ １５ ＮＡＮＤ回路 １６ ＥＸＯＲゲート １７ レジスタ １８ ＮＯＲゲート １９ セレクタ ２０ セレクタ ２１ デイレイ回路 ２２ デイレイ回路 ２３ トライステートバッファ ２４ トライステートバッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 対象とする複数のメモリに対して外部か
   ら入力されるチップセレクト信号と読出信号と書込信号
   およびアドレス信号ならびにデータ値を入力とし複数の
   データメモリチップに対するデータ値の書込と読出しを
   制御しかつ前記データ値が入力されたときこのデータ値
   に対する予め定められた処理方法によるパリテイ値を生
   成し特定のパリテイ値記憶用のパリテイメモリチップに
   記憶させ、前記読出信号が入力されたときには前記アド
   レス信号により指定された前記複数のデータメモリチッ
   プの内の一つから前記アドレス信号により指定されたア
   ドレスにあるデータ値を読出しこの読出したデータ値に
   対するパリテイ値を再生成するとともに前記データ値を
   記憶するときこのデータ値に対応して前記特定のパリテ
   イ値記憶用のメモリに記憶されているパリテイ値を読出
   し前記再生成したパリテイ値と比較してこれら両パリテ
   イ値が異っているときはエラー信号を生成して外部に出
   力するメモリコントローラにおいて、前記チップセレク
   ト信号と前記読出信号および前記書込信号より特定の１
   個の前記パリテイメモリチップに対するパリテイチップ
   読出信号とパリテイチップ書込信号とを生成し出力する
   手段と、前記書込信号に応じて前記データ値を前記複数
   のデータメモリチップの一つに書込むとき前記パリテイ
   メモリチップ内に前記データメモリチップ別に予め割り
   当てられている領域内で前記データ値が書込まれるデー
   タチップに対応した領域に前記パリテイ値を書込み前記
   読出信号により前記複数のデータメモリチップの一つよ
   り前記データ値を読出すとき前記パリテイチップ内に記
   憶されている前記パリテイ値の内で前記データ値が読出
   されるデータメモリチップに対応した領域よりこの読出
   されるデータ値に対応したパリテイ値を読出す手段とを
   備えることを特徴とするメモリコントローラ。