JPH0567609A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0567609A
JPH0567609A JP22999391A JP22999391A JPH0567609A JP H0567609 A JPH0567609 A JP H0567609A JP 22999391 A JP22999391 A JP 22999391A JP 22999391 A JP22999391 A JP 22999391A JP H0567609 A JPH0567609 A JP H0567609A
Authority
JP
Japan
Prior art keywords
layer
aluminum
insulating layer
silicon nitride
etched
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP22999391A
Other languages
English (en)
Inventor
Ikuko Kikuchi
郁子 菊地
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Precision Circuits Inc
Original Assignee
Nippon Precision Circuits Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Precision Circuits Inc filed Critical Nippon Precision Circuits Inc
Priority to JP22999391A priority Critical patent/JPH0567609A/ja
Publication of JPH0567609A publication Critical patent/JPH0567609A/ja
Withdrawn legal-status Critical Current

Links

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【目的】 アルミニウム配線を用いた半導体集積回路に
おいて、アフタ−コロ−ジョンの発生を防止することで
ある。 【構成】 工程(A):シリコン基板11の主面側に、
フィ−ルド絶縁層12、ゲ−ト絶縁層13、ソ−ス1
4、ドレイン15、ゲ−ト電極16および層間絶縁層1
7を形成した後、アルミニウム層18、窒化シリコン層
19を堆積する。工程(B):窒化シリコン層19およ
びアルミニウム層18をエッチングして、配線パタ―ン
18a〜18c、19a〜19cを形成する。アルミニ
ウム層18は塩素系ガスを用いてドライエッチングす
る。工程(C):パシベ−ション層20を形成する。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、アルミニウム配線を有
する半導体装置の製造方法に関する。
【0002】
【従来の技術】図2は、従来例の製造工程を示した断面
図あり、アルミニウム配線を有するシリコン集積回路の
一部を示したものである。
【0003】31はシリコン基板、32はフィ−ルド絶
縁層、33はゲ−ト絶縁層、34はソ−ス、35はドレ
イン、36は高融点金属を用いて形成されたゲ−ト電
極、37は層間絶縁層、38はアルミニウム層、38
a、38bおよび38cはアルミニウム配線、40はパ
シベ−ション層である。
【0004】以下、図2(A)〜(C)にしたがって、
製造工程の説明をする。
【0005】工程(A):シリコン基板31の主面側
に、フィ−ルド絶縁層32、ゲ−ト絶縁層33、ソ−ス
34、ドレイン35およびゲ−ト電極36を形成する。
層間絶縁層37を形成後、ゲ−ト絶縁層33および層間
絶縁層37をエッチングして、コンタクトホ―ルを形成
する。つぎに、アルミニウム層38を堆積する。
【0006】工程(B):アルミニウム層38を塩素系
ガスを用いてドライエッチングし、アルミニウム配線3
8a、38bおよび38cを形成する。
【0007】工程(C):熱処理を行った後、パシベ−
ション層40を形成する。
【0008】
【発明が解決しようとする課題】上記従来例では、塩素
系ガスを用いてアルミニウムをドライエッチングした
後、いわゆるアフタ−コロ−ジョンが生じるという問題
がある。アフタ−コロ−ジョンとは、ドライエッチング
の際に生じた塩素がアルミニウム表面に残留し、これが
水分と反応して塩酸となり、この塩酸によりゲ―ト金属
とアルミニウムとの間で電池効果が生じ、アルミニウム
を腐蝕させる現象である。
【0009】本発明の目的は、アルミニウム配線を用い
た半導体集積回路において、アフタ−コロ−ジョンの発
生を防止することである。
【0010】
【課題を解決するための手段】本発明における半導体装
置の製造方法は、半導体基板の主表面側にアルミニウム
層を形成する工程と、アルミニウム層上に絶縁層を堆積
する工程と、アルミニウム層および絶縁層を同一の平面
形状にパターニングして配線パタ―ンを形成する工程と
を有する。絶縁層は窒化シリコンを用いて形成すること
が好ましい。
【0011】
【作用】絶縁層が水分の侵入を阻止して、アフタ−コロ
−ジョンの発生を防止する。
【0012】
【実施例】図1は、実施例の製造工程を示した断面図で
あり、アルミニウム配線を有するシリコン集積回路の一
部を示したものである。
【0013】11はシリコン基板、12はフィ−ルド絶
縁層、13はゲ−ト絶縁層、14はソ−ス、15はドレ
イン、16はモリブデン等の高融点金属を用いて形成さ
れたゲ−ト電極、17は層間絶縁層である。18はアル
ミニウムあるいはアルミニウムを主成分とした材料(A
l−Si、Al−Si−Cu等。以下の説明では、これ
らの材料を単にアルミニウムと呼ぶ。)を用いて形成さ
れたアルミニウム層であり、18a、18bおよび18
cはアルミニウム配線である。19は窒化シリコン層で
あり、19a、19bおよび19cはアルミニウム配線
18a、18bおよび18cと同一の平面形状にパタ―
ニングされた窒化シリコン層である。20は窒化シリコ
ンを用いて形成されたパシベ−ション層である。
【0014】以下、図1(A)〜(C)にしたがって、
製造工程の説明をする。
【0015】工程(A):シリコン基板11の主面側
に、フィ−ルド絶縁層12、ゲ−ト絶縁層13、ソ−ス
14、ドレイン15およびゲ−ト電極16を、公知の方
法により形成する。つぎに、CVD法により層間絶縁層
17を形成した後、ゲ−ト絶縁層13および層間絶縁層
17をエッチングして、ソ−ス14上、ドレイン15上
およびゲ−ト電極16上にコンタクトホ―ルを形成す
る。つぎに、スパッタリング法を用いてアルミニウム層
18(膜厚は1μm)を堆積する。引き続き、真空を破
らずに、プラズマCVD法を用いて窒化シリコン層19
(膜厚は0.2〜0.5μm)を堆積する。
【0016】工程(B):アルミニウム層18上にフォ
トレジストパタ−ン(図示せず)を形成する。このフォ
トレジストパタ−ンをマスクとして、窒化シリコン層1
9およびアルミニウム層18をドライエッチングする。
窒化シリコン層19はCF4系ガスを用いたプラズマド
ライエッチング法により、アルミニウム層18は塩素系
ガスを用いたプラズマドライエッチング法により、それ
ぞれエッチングする。
【0017】その結果、アルミニウム配線18a、18
bおよび18c並びに窒化シリコン層19a、19bお
よび19cからなる配線パタ―ンが形成される。しかる
後、フォトレジストパタ−ンを除去する。
【0018】工程(C):熱処理を行った後、窒化シリ
コンを用いたパシベ−ション層20(膜厚は1μm)を
プラズマCVD法により形成する。
【0019】
【発明の効果】本発明では、アルミニウム層上に絶縁層
を堆積したので、水分の侵入が阻止され、アフタ−コロ
−ジョンの発生を防止することができる。
【図面の簡単な説明】
【図1】実施例の製造工程を示した断面図である。
【図2】従来例の製造工程を示した断面図である。
【符号の説明】
11……シリコン基板(半導体基板) 18……アルミニウム層 19……窒化シリコン層(絶縁層) 18a、18b、18c、19a、19b、19c……
配線パタ―ン

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板の主表面側にアルミニウムあ
    るいはアルミニウムを主成分とした材料を用いてアルミ
    ニウム層を形成する工程と、 上記アルミニウム層上に絶縁層を堆積する工程と、 上記アルミニウム層および上記絶縁層を同一の平面形状
    にパターニングして配線パタ―ンを形成する工程とを有
    する半導体装置の製造方法。
  2. 【請求項2】 上記絶縁層は窒化シリコンを用いて形成
    されたものである請求項1に記載の半導体装置の製造方
    法。
JP22999391A 1991-09-10 1991-09-10 半導体装置の製造方法 Withdrawn JPH0567609A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP22999391A JPH0567609A (ja) 1991-09-10 1991-09-10 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP22999391A JPH0567609A (ja) 1991-09-10 1991-09-10 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0567609A true JPH0567609A (ja) 1993-03-19

Family

ID=16900926

Family Applications (1)

Application Number Title Priority Date Filing Date
JP22999391A Withdrawn JPH0567609A (ja) 1991-09-10 1991-09-10 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0567609A (ja)

Similar Documents

Publication Publication Date Title
US5160407A (en) Low pressure anisotropic etch process for tantalum silicide or titanium silicide layer formed over polysilicon layer deposited on silicon oxide layer on semiconductor wafer
US4172004A (en) Method for forming dense dry etched multi-level metallurgy with non-overlapped vias
JPH11204504A (ja) シリコン層のエッチング方法
JPH0817930A (ja) エッチング・ストップ層を利用する半導体装置構造とその方法
JP2858837B2 (ja) 半導体装置の製造方法
JPH1041389A (ja) 半導体装置の製造方法
JP2892337B2 (ja) 半導体素子の金属配線製造方法
JPS63150941A (ja) 半導体装置の製造方法
JPH0567609A (ja) 半導体装置の製造方法
US6103633A (en) Method for cleaning metal precipitates in semiconductor processes
JPH08186120A (ja) 半導体装置の製造方法
US7205243B2 (en) Process for producing a mask on a substrate
JP4207284B2 (ja) 半導体装置の製造方法
JP2991388B2 (ja) 半導体装置の製造方法
JPH05175159A (ja) 半導体素子の製造方法
JPS6193629A (ja) 半導体装置の製造方法
KR0181959B1 (ko) 반도체 장치의 비아홀 형성방법
JPH1065000A (ja) 半導体装置のコンタクトホール形成方法
JPH088261A (ja) 半導体装置の製造方法
JP3187020B2 (ja) 半導体装置の製造方法
JPH0334319A (ja) 半導体装置の製造方法
JPH07111265A (ja) 配線の形成方法
JPH1174252A (ja) 半導体装置および製造方法
JP2002134475A (ja) エッチング方法
JPH04144136A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19981203