JPH056845A - 薄膜トランジスタ形成パネル - Google Patents

Abstract

(57)【要約】 【構成】ｉ型半導体層５のチャンネル領域の上に設ける
ブロッキング層を、金属膜をその全厚にわたって陽極酸
化させた酸化金属膜８とした。 【効果】上記金属膜とゲート絶縁膜４とは、その材質が
全く異なるため、上記金属膜のパターニング時にそのエ
ッチング液によってゲート絶縁膜４がエッチングされる
ことはないから、ゲート絶縁膜をエッチングしてしまう
ことなくｉ型半導体層のチャンネル領域の上にブロッキ
ング層を形成することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブマトリック
ス液晶表示素子等に用いられる薄膜トランジスタ形成パ
ネルに関するものである。

【０００２】

【従来の技術】絶縁性基板上に薄膜トランジスタ（ＴＦ
Ｔ）とこの薄膜トランジスタの電極につながる配線とを
形成した薄膜トランジスタ形成パネル（以下、ＴＦＴパ
ネルという）は、例えばアクティブマトリックス液晶表
示素子等に用いられている。

【０００３】図５はアクティブマトリックス液晶表示素
子に用いられている従来のＴＦＴパネルの一部分の平面
図である。

【０００４】このＴＦＴパネルは、ガラスからなる透明
な絶縁性基板１の上に、多数の画素電極２と、その能動
素子である多数の薄膜トランジスタ３と、各薄膜トラン
ジスタ３のゲート電極につながるゲート配線ＧＬと、各
薄膜トランジスタ３のドレイン電極につながるデータ配
線ＤＬとを形成したものである。

【０００５】上記薄膜トランジスタ３は、一般に逆スタ
ガー構造とされている。この逆スタガー構造の薄膜トラ
ンジスタ３は、図６に示すように、基板１上に形成した
ゲート電極Ｇと、このゲート電極を覆うＳi Ｎ（窒化シ
リコン）からなるゲート電極絶縁膜４と、このゲート絶
縁膜４の上に前記ゲート電極Ｇに対向させて形成したａ
−Ｓi （アモルファスシリコン）からなるｉ型半導体層
５と、このｉ型半導体層５の上に、ａ−Ｓi からなるｎ
型半導体層６を介して形成したソース電極Ｓおよびドレ
イン電極Ｄとで構成されており、上記ｎ型半導体層６
は、ｉ型半導体層５のチャンネル領域（ソース電極Ｓと
ドレイン電極Ｄとの間の領域）に対応する部分において
分離されている。

【０００６】この薄膜トランジスタ３のゲート電極Ｇ
は、上記ゲート配線ＧＬと一体に形成され、ドレイン電
極Ｄはデータ配線ＤＬと一体に形成されており、ソース
電極Ｓは画素電極２に接続されている。また、上記ゲー
ト絶縁膜４は、ゲート配線３も覆って基板１のほぼ全面
に形成されており、画素電極２とデータ配線ＤＬはゲー
ト絶縁膜４の上に形成されている。

【０００７】ところで、薄膜トランジスタ３を上記のよ
うな逆スタガー構造としているＴＦＴパネルは、その製
造に際して、ｉ型半導体層５の上に成膜したｎ型半導体
層６のチャンネル領域に対応する部分をエッチングによ
り分離するときに、ｉ型半導体層５のチャンネル領域の
表面もエッチングされて、ｉ型半導体層５がダメージを
受けるという問題をもっている。

【０００８】このため、上記ＴＦＴでは、図５および図
６に示したように、薄膜トランジスタ３のｉ型半導体層
５のチャンネル領域の上に絶縁膜からなるブロッキング
層７を設けておき、ｎ型半導体層６を上記ブロッキング
層７の上において分離することによって、ｎ型半導体層
６の分離エッチング時にｉ型半導体層５のチャンネル領
域がダメージを受けるのを防いでいる。

【０００９】すなわち、図７は上記ＴＦＴパネルの製造
方法を示す製造工程図であり、上記ＴＦＴパネルは、次
のような工程で製造されている。

【００１０】［工程１］まず、図７（ａ）に示すよう
に、基板１上に、ゲート電極Ｇおよびゲート配線ＧＬを
形成し、その上に、ゲート電極Ｇおよびゲート配線ＧＬ
を覆うゲート絶縁膜４と、ｉ型半導体層５と、ブロッキ
ング層７とを順次成膜する。

【００１１】なお、上記ゲート電極Ｇおよびゲート配線
ＧＬは、基板１上に、ゲート金属膜をスパッタリング法
によって成膜し、このゲート金属膜をフォトリソグラフ
ィ法により所定形状にパターニングして形成されてい
る。

【００１２】また、上記ブロッキング層７には、一般
に、Ｓi Ｎが用いられており、上記ゲート絶縁膜４とｉ
型半導体層５とブロッキング層７は、プラズマＣＶＤ法
により連続して成膜されている。

【００１３】［工程２］次に、図７（ｂ）に示すよう
に、ブロッキング層７をフォトリソグラフィ法によりｉ
型半導体層５のチャンネル領域を覆う形状にパターニン
グする。このブロッキング層７のパターニングは、ＮＨ
4 とＨＦの混合液をエッチング液とするウエットエッチ
ングによって行なわれている。

【００１４】［工程３］次に、図７（ｃ）に示すよう
に、ｉ型半導体層５をフォトリソグラフィ法により所定
形状にパターニングする。このｉ型半導体層５のパター
ニングは、４塩化炭素とヘリウムの混合ガスをエッチン
グガスとするドライエッチングによって行なわれてい
る。

【００１５】［工程４］次に、図７（ｄ）に示すよう
に、ｎ型半導体層６をプラズマＣＶＤ法によって成膜
し、その上にソース，ドレイン金属膜１０をスパッタリ
ング法によって成膜する。

【００１６】［工程５］次に、図７（ｅ）に示すよう
に、上記ソース，ドレイン金属膜１０をフォトリソグラ
フィ法によりパターニングしてソース電極Ｓとドレイン
電極Ｄおよびデータ配線ＤＬを形成するとともに、上記
ｎ型半導体層６をソース，ドレイン電極Ｓ，Ｄおよびデ
ータ配線ＤＬの下の部分を除いてエッチング除去して薄
膜トランジスタを完成する。

【００１７】なお、上記ソース，ドレイン金属膜１０の
パターニングはウエットエッチングにより行なわれてい
る。

【００１８】また、上記ｎ型半導体層６は、ｉ型半導体
層５のエッチングに用いたエッチングガスを使用してエ
ッチングされているが、この場合、ｉ型半導体層５のチ
ャンネル領域はブロッキング層７で覆われているため、
ｎ型半導体層６のエッチング時にｉ型半導体層５のチャ
ンネル領域がエッチングされてダメージを受けることは
ない。

【００１９】この後は、ゲート絶縁膜４の上にＩＴＯ等
の透明導電膜をスパッタリング法により成膜し、この透
明導電膜をフォトリソグラフィ法によりパターニングし
て画素電極２を形成して、図５および図６に示したＴＦ
Ｔパネルを完成する。

【００２０】

【発明が解決しようとする課題】しかしながら、上記従
来のＴＦＴパネルでは、その薄膜トランジスタ３のｉ型
半導体層５の上に設けるロッキング絶縁膜７を、ゲート
絶縁膜４と同系の絶縁材（Ｓi Ｎ）で形成しているた
め、ｉ型半導体層５の上に成膜したブロッキング層７を
パターニングする際に、ｉ型半導体層５の下のゲート絶
縁膜４にピンホール欠陥を発生させてしまうことがあっ
た。

【００２１】これは、ｉ型半導体層５にピンホールが生
じていることがあるためであり、ｉ型半導体層５にピン
ホールがあると、図７（ｂ）に示したブロッキング層７
のパターニング時に、そのエッチング液がｉ型半導体層
４のピンホールを通ってゲート絶縁膜４に達し、このゲ
ート絶縁膜４にピンホールａを生じさせてしまう。

【００２２】そして、薄膜トランジスタ３のソース，ド
レイン電極Ｓ，Ｄおよびデータ配線ＤＬは、上述したよ
うに、ブロッキング層７とｉ型半導体層５とをパターニ
ングした後、その上にｎ型半導体層６およびソース，ド
レイン金属膜１０を成膜してこれらをパターニングする
方法で形成されるため、ゲート絶縁膜３に上記のような
ピンホールａがあると、形成された薄膜トランジスタ３
のゲート電極Ｇとソース，ドレイン電極Ｓ，Ｄとの間
や、ゲート配線ＧＬとデータ配線ＤＬとの間に短絡が発
生してしまう。

【００２３】すなわち、例えばゲート絶縁膜３のピンホ
ールａが図６に示したようにゲート電極Ｇとドレイン電
極Ｄとの対向部にある場合は、ゲート電極Ｇとドレイン
電極Ｄとの間に短絡が発生し、上記ピンホールａがゲー
ト電極Ｇとソース電極Ｓとの対向部にある場合は、ゲー
ト電極Ｇとソース電極Ｓとの間に短絡が発生するし、ま
た、上記ピンホールａがゲート配線ＧＬとデータ配線Ｄ
Ｌとの交差対向部にある場合は、ゲート配線ＧＬとデー
タ配線ＤＬとの間に短絡が発生してしまう。

【００２４】このため、上記従来のＴＦＴパネルは、薄
膜トランジスタ３および配線ＧＬ，ＤＬ部に層間短絡を
発生することが多く、したがって製造歩留が悪いという
問題をもっていた。

【００２５】なお、このような薄膜トランジスタおよび
配線部での層間短絡は、上記ＴＦＴパネルに限らず、逆
スタガー構造の薄膜トランジスタで電子回路を構成した
回路パネル等の各種薄膜トランジスタ形成パネルにおい
ても発生しており、これら薄膜トランジスタ形成パネル
でも、従来は、ｉ型半導体層のチャンネル領域の上に形
成するブロッキング層をゲート絶縁膜と同系の絶縁材で
形成しているため、ｉ型半導体層にピンホールがある
と、ブロッキング層をパターニングするエッチング時に
ゲート絶縁膜がエッチングされてピンホールを発生し、
上記のような層間短絡を生じていた。

【００２６】本発明の目的は、ゲート絶縁膜をエッチン
グしてしまうことなくｉ型半導体層のチャンネル領域の
上にブロッキング層を形成できるようにした、薄膜トラ
ンジスタおよび配線部に層間短絡が発生するのを防いで
製造歩留を向上させることができる薄膜トランジスタ形
成パネルを提供することにある。

【００２７】

【課題を解決するための手段】本発明の薄膜トランジス
タ形成パネルは、ｉ型半導体層のチャンネル領域の上
に、金属膜をその全厚にわたって陽極酸化させた酸化金
属膜からなるブロッキング層を設けたことを特徴とする
ものである。

【００２８】なお、上記酸化金属膜は、ｉ型半導体層の
上からゲート絶縁膜の上にわたって設け、且つゲート絶
縁膜の上の酸化金属膜は、ゲート配線上の領域にこのゲ
ート配線に沿わせて線状に形成するか、あるいは、ゲー
ト配線上の領域およびデータ配線下の領域にゲート配線
およびデータ配線に沿わせて格子線状に形成するのが望
ましい。

【００２９】

【作用】すなわち、本発明は、ｉ型半導体層の上に設け
るブロッキング層を、金属膜を陽極酸化させた酸化金属
膜としたものであり、この酸化金属膜は、金属膜を成膜
してこれをパターニングした後、この金属膜をその全厚
にわたって陽極酸化させることで形成することができ
る。

【００３０】そして、上記金属膜とゲート絶縁膜とは、
その材質が全く異なるため、上記金属膜のパターニング
時にそのエッチング液によってゲート絶縁膜がエッチン
グされることはなく、したがって、ゲート絶縁膜をエッ
チングしてしまうことなくｉ型半導体層のチャンネル領
域の上にブロッキング層を形成できる。

【００３１】また、本発明において、上記酸化金属膜
を、ｉ型半導体層の上からゲート絶縁膜の上にわたって
設け、且つゲート絶縁膜の上の酸化金属膜を、ゲート配
線上の領域にゲート配線に沿わせて線状に形成すれば、
この酸化金属膜を、金属膜を上記のような形状にパター
ニングし、この金属膜にその線状部の端部から電圧を印
加して金属膜全体を陽極酸化させることによって形成で
きるから、ゲート配線に沿わせて配列形成される各薄膜
トランジスタのｉ型半導体層の上に、上記酸化金属膜か
らなるブロッキング層を同時に形成することができる。

【００３２】さらに、本発明において、上記ゲート絶縁
膜の上の酸化金属膜を、ゲート配線上およびデータ配線
下の領域に、前記ゲート配線およびデータ配線に沿わせ
て格子線状に形成すれば、このような形状にパターニン
グした金属膜を陽極酸化させて上記酸化金属膜を形成す
る際に、上記金属膜のゲート配線に沿う線状部の端部と
データ配線に沿う線状部の端部との両方から電圧を印加
して金属膜全体を均一に陽極酸化することができ、した
がって、全ての薄膜トランジスタのｉ型半導体層の上
に、均質な酸化金属膜からなるブロッキング層を同時に
形成することができる。

【００３３】

【実施例】以下、本発明をアクティブマトリックス液晶
表示素子に用いられる薄膜トランジスタ形成パネル（以
下、ＴＦＴパネルという）に適用した実施例を図面を参
照して説明する。

【００３４】図１〜図３は本発明の第１の実施例を示し
ており、図１はＴＦＴパネルの一部分の平面図、図２は
ＴＦＴパネルの１つの薄膜トランジスタの断面図であ
る。なお、図１および図２において、図５および図６に
示したものと同じものについては、図に同符号を付して
その説明を省略する。

【００３５】この実施例のＴＦＴパネルは、薄膜トラン
ジスタ３のｉ型半導体層５の上に、金属膜をその全厚に
わたって陽極酸化させた酸化金属膜８からなるブロッキ
ング層を設けたものであり、この酸化金属膜８は、例え
ばＡl （アルミニウム）を陽極酸化させた酸化Ａl （Ａ
l ₂ Ｏ₃ ）からなっている。

【００３６】なお、この酸化Ａl 膜８は、電気的には絶
縁膜であり、したがってブロッキング層を酸化Ａl 膜８
で形成しても、ソース電極Ｓとドレイン電極Ｄとの間が
短絡してしまうことはない。

【００３７】この酸化Ａl 膜８は、Ａl 膜を成膜してこ
れをブロッキング層の形状にパターニングした後、この
Ａl 膜を陽極酸化させて形成されたもので、この酸化Ａ
l 膜８は、上記ｉ型半導体層５のチャンネル領域の上か
らゲート絶縁膜４の上にわたって設けられている。

【００３８】また、ゲート絶縁膜４の上の酸化Ａl 膜８
は、ゲート配線ＧＬ上の領域に、このゲート配線ＧＬに
沿わせて線状に形成されており、この線状部の両端は、
基板１上にそのほぼ全面にわたって形成されているゲー
ト絶縁膜４の外側縁部まで延びている。この酸化Ａl 膜
８の線状部は、ゲート配線ＧＬの幅より若干小さい幅に
形成されている。

【００３９】図３は上記ＴＦＴパネルの製造方法を示す
製造工程図であり、上記ＴＦＴパネルは、次のような工
程で製造する。

【００４０】［工程１］まず、図３（ａ）に示すよう
に、基板１上に、ゲート電極Ｇおよびゲート配線ＧＬを
形成し、その上に、ゲート電極Ｇおよびゲート配線ＧＬ
を覆うゲート絶縁膜（Ｓi Ｎ膜）４と、ｉ型半導体層５
とを順次成膜する。なお、ゲート電極Ｇおよびゲート配
線ＧＬは従来と同様な方法で形成し、また、ゲート絶縁
膜４およびｉ型半導体層４はプラズマＣＶＤ法により連
続して成膜する。

【００４１】［工程２］次に、図３（ｂ）に示すよう
に、ｉ型半導体層５をフォトリソグラフィ法により所定
形状にパターニングする。このｉ型半導体層５のパター
ニングは、４塩化炭素とヘリウムの混合ガスをエッチン
グガスとするドライエッチングによって行なう。

【００４２】［工程３］次に、図３（ｃ）に示すよう
に、上記ｉ型半導体層５およびゲート絶縁膜４の上に、
ゲート絶縁膜４のほぼ全面にわたって、ブロッキング層
とするためのＡl膜８ａをスパッタリング法により成膜
する。

【００４３】［工程４］次に、図３（ｄ）に示すよう
に、上記Ａl 膜８ａをフォトリソグラフィ法によって、
ｉ型半導体層５のチャンネル領域の上に形成するブロッ
キング層およびゲート配線ＧＬに沿う線状部の形状にパ
ターニングする。このＡl 膜のパターニグはウエットエ
ッチングによって行なう。

【００４４】この場合、上記ｉ型半導体層５のパターニ
ングにより露出されたゲート絶縁膜４の表面およびｉ型
半導体層５がＡl 膜８ａのエッチング液にさらされる
が、Ａl 膜８ａとゲート絶縁膜（Ｓi Ｎ膜）４およびｉ
型半導体層５とは、その材質が全く異なるため、上記Ａ
i 膜８ａのパターニング時にそのエッチング液によって
ゲート絶縁膜４およびｉ型半導体層５がエッチングされ
ることはない。

【００４５】［工程５］次に、図３（ｅ）に示すよう
に、上記Ａl 膜８ａをその全厚にわたって陽極酸化し、
このＡl 膜８ａを酸化Ａl （Ａl ₂ Ｏ₃ ）膜８とする。

【００４６】このＡl 膜８ａの陽極酸化は、基板１を電
解液中に浸漬して上記Ａl 膜８ａを電解液中において対
向電極（白金電極）と対向させ、Ａl 膜８ａを陽極と
し、対向電極を陰極として、Ａl 膜８ａと対向電極の間
に電圧を印加して行なう。

【００４７】このように電解液中においてＡl 膜８ａと
対向電極の間に電圧を印加すると、陽極であるＡl 膜８
ａが化成反応を起して陽極酸化され、このＡl 膜８ａが
酸化Ａl 膜８となる。

【００４８】この場合、上記Ａl 膜８ａは、ｉ型半導体
層５のチャンネル領域の上に形成するブロッキング層お
よびゲート配線ＧＬに沿う線状部の形状にパターニング
されているため、このＡl 膜８ａの線状部の両端部にク
リップ部材等を接続して、この線状部の両端部に電圧を
印加すれば、Ａl 膜８ａ全体に電圧を印加して、このＡ
l 膜８ａをその全体にわたって陽極酸化することがで
き、したがって、ゲート配線ＧＬに沿わせて配列形成さ
れる各薄膜トランジスタ３のｉ型半導体層５の上に、酸
化Ａl 膜８からなるブロッキング層を同時に形成するこ
とができる。

【００４９】［工程６］次に、図３（ｆ）に示すよう
に、ｎ型半導体層６とソース，ドレイン金属膜１０を順
次成膜する。なお、上記ｎ型半導体層６はプラズマＣＶ
Ｄ法によって成膜し、ソース，ドレイン金属膜１０はス
パッタリング法によって成膜する。

【００５０】［工程７］次に、図３（ｇ）に示すよう
に、上記ソース，ドレイン金属膜１０をフォトリソグラ
フィ法によりパターニングしてソース電極Ｓおよびドレ
イン電極Ｄとデータ配線ＤＬを形成するとともに、上記
ｎ型半導体層６をソース，ドレイン電極Ｓ，Ｄおよびデ
ータラインＤＬの下の部分を除いてエッチング除去して
薄膜トランジスタ３を完成する。

【００５１】なお、上記ソース，ドレイン金属膜１０の
パターニングはウエットエッチングにより行なうが、上
記酸化Ａl 膜８はソース，ドレイン金属膜１０のエッチ
ング液ではほとんどエッチングされないため、この酸化
Ａl 膜８の厚さが薄くても、この酸化Ａl 膜８がなくな
ってしまうことはない。

【００５２】また、ｎ型半導体層６は、ｉ型半導体層５
のエッチングに用いたエッチングガスを使用してエッチ
ングするが、ｉ型半導体層５のチャンネル領域は酸化Ａ
l 膜８からなるブロッキング層で覆われているため、ｎ
型半導体層６のエッチング時にｉ型半導体層５のチャン
ネル領域がエッチングされてダメージを受けることはな
い。

【００５３】この後は、ゲート絶縁膜４の上にＩＴＯ等
の透明導電膜をスパッタリング法により成膜し、この透
明導電膜をフォトリソグラフィ法によりパターニングし
て画素電極２を形成して、図１および図２に示したＴＦ
Ｔパネルを完成する。

【００５４】なお、この実施例では、ｉ型半導体層５を
パターニングした後にブロッキング層を形成するための
Ａl 膜８ａを成膜しているが、各薄膜トランジスタ３部
分のｉ型半導体層５が連続していても各薄膜トランジス
タ３の特性に影響がない場合は、上記ｉ型半導体層５の
パターニングを、Ａl 膜８ａを成膜してこのＡl 膜８ａ
のパターニングした後に行ってもよい。この場合は、Ａ
l 膜８ａを陽極酸化させた酸化Ａl 膜８の線状部の下
に、薄膜トランジスタ３部分のｉ型半導体層５と連続す
る状態でｉ型半導体層５が残る。

【００５５】すなわち、この実施例のＴＦＴパネルは、
ｉ型半導体層５の上に設けるブロッキング層を、Ａl 膜
を陽極酸化させた酸化Ａl 膜８としたものであり、この
酸化Ａl 膜８は、上記のように、Ａl 膜８ａを成膜して
これをパターニングした後、このＡl 膜８ａをその全厚
にわたって陽極酸化させることで形成することができ
る。

【００５６】そして、上記Ａl 膜８ａとゲート絶縁膜
（Ｓi Ｎ膜）４とは、その材質が全く異なるため、上記
Ａl 膜８ａのパターニング時にそのエッチング液によっ
てゲート絶縁膜４がエッチングされることはなく、した
がって、ゲート絶縁膜４をエッチングしてしまうことな
くｉ型半導体層５のチャンネル領域の上にブロッキング
層を形成できるから、薄膜トランジスタ３および配線Ｇ
Ｌ，ＤＬ部に層間短絡が発生するのを防いで、ＴＦＴパ
ネルの製造歩留を向上させることができる。

【００５７】また、上記実施例では、上記酸化Ａl 膜８
を、ｉ型半導体層５のチャンネル領域の上からゲート絶
縁膜４の上にわたって設け、且つゲート絶縁膜４の上の
酸化Ａl 膜８をゲート配線ＧＬに沿わせて線状に形成し
ているため、この酸化Ａl 膜８を、Ａl 膜８ａを上記の
ような形状にパターニングし、このＡl 膜８ａにその線
状部の端部から電圧を印加してＡl 膜８ａ全体を陽極酸
化させることによって形成できるから、ゲート配線ＧＬ
に沿わせて配列形成される各薄膜トランジスタ３のｉ型
半導体層５の上に、上記酸化Ａl 膜８からなるブロッキ
ング層を同時に形成することができる。

【００５８】しかも、上記実施例では、酸化Ａl 膜８の
ゲート絶縁膜４上に形成する線状部を、ゲート配線ＧＬ
上の領域にこのゲート配線ＧＬに沿わせて形成するとと
もに、この線状部の幅をゲート配線ＧＬの幅より小さく
しているため、ゲート絶縁膜４の上に上記酸化Ａl 膜８
の線状部を形成しても、画素電極２の形成領域が制約さ
れることはない。

【００５９】図４は本発明の第２の実施例を示すＴＦＴ
パネルの一部分の平面図である。

【００６０】この実施例のＴＦＴパネルは、ゲート絶縁
膜４の上の酸化Ａl 膜８を、ゲート配線ＧＬ上の領域お
よびデータ配線ＤＬ下の領域に、前記ゲート配線ＧＬお
よびデータ配線ＤＬに沿わせて格子線状に形成したもの
である。

【００６１】なお、この第２の実施例のＴＦＴパネル
は、ゲート絶縁膜４の上の酸化Ａl 膜８をデータ配線Ｄ
Ｌ下の領域にも形成した点を除けば、その他の構成は上
述した第１の実施例と同じであるから、その説明は図に
号符号を付して省略する。

【００６２】この実施例のＴＦＴパネルは、図３（ｄ）
に示したＡl 膜８ａのパターニング工程においてデータ
配線ＤＬの形成領域にもＡl 膜８ａを線状に残し、図３
（ｅ）に示した陽極酸化工程においてデータ配線形成領
域のＡl 膜８ａも同時に陽極酸化することにより、第１
の実施例のＴＦＴパネルの製造と同様にして製造するこ
とができる。

【００６３】そして、この第２の実施例のＴＦＴパネル
においては、ブロッキング層となる酸化Ａl 膜８を、ｉ
型半導体層５のチャンネル領域の上からゲート絶縁膜４
の上にわたって設け、且つ、ゲート絶縁膜４の上の酸化
金属膜を、ゲート配線ＧＬ上の領域およびデータ配線Ｄ
Ｌ下の領域に、ゲート配線ＧＬおよびデータ配線ＤＬに
沿わせて格子線状に形成しているため、このような形状
にパターニングしたＡl 膜８ａを陽極酸化させて酸化Ａ
l 膜８を形成する際に、上記Ａl 膜８ａのゲート配線Ｇ
Ｌに沿う線状部の両端部とデータ配線ＤＬに沿う線状部
の両端部との両方から電圧を印加してＡl 膜８ａ全体を
均一に陽極酸化することができる。

【００６４】したがってこの第２の実施例によれば、全
ての薄膜トランジスタ３のｉ型半導体層３の上に、均質
な酸化Ａl 膜８からなるブロッキング層を同時に形成す
ることができる。

【００６５】なお、上記第１および第２の実施例では、
ブロッキング層となる酸化金属膜８を、Ａl 膜８ａの酸
化膜としているが、この酸化金属膜８は、Ａl に限ら
ず、他の金属膜を陽極酸化させたものでもよい。

【００６６】また、本発明は、上記第１および第２の実
施例のＴＦＴパネルに限らず、例えば逆スタガー構造の
薄膜トランジスタで電子回路を構成した回路パネル等、
各種薄膜トランジスタ形成パネルに適用することができ
る。

【００６７】

【発明の効果】本発明の薄膜トランジスタ形成パネル
は、ｉ型半導体層の上に設けるブロッキング層を、金属
膜を陽極酸化させた酸化金属膜としたものであり、この
酸化金属膜は、金属膜を成膜してこれをパターニングし
た後、この金属膜をその全厚にわたって陽極酸化させる
ことで形成することができるし、また、上記金属膜とゲ
ート絶縁膜とは、その材質が全く異なるため、上記金属
膜のパターニング時にそのエッチング液によってゲート
絶縁膜がエッチングされることはない。

【００６８】したがって、本発明によれば、ゲート絶縁
膜をエッチングしてしまうことなくｉ型半導体層のチャ
ンネル領域の上にブロッキング層を形成することができ
るから、薄膜トランジスタおよび配線部に層間短絡が発
生するのを防いで製造歩留を向上させることができる。

【００６９】また、本発明において、上記酸化金属膜
を、ｉ型半導体層の上からゲート絶縁膜の上にわたって
設け、且つゲート絶縁膜の上の酸化金属膜を、ゲート配
線上の領域にゲート配線に沿わせて線状に形成すれば、
この酸化金属膜を、金属膜を上記のような形状にパター
ニングし、この金属膜にその線状部の端部から電圧を印
加して金属膜全体を陽極酸化させることによって形成で
きるから、ゲート配線に沿わせて配列形成される各薄膜
トランジスタのｉ型半導体層の上に、上記酸化金属膜か
らなるブロッキング層を同時に形成することができる。

【００７０】さらに、本発明において、上記ゲート絶縁
膜の上の酸化金属膜を、ゲート配線上およびデータ配線
下の領域に、前記ゲート配線およびデータ配線に沿わせ
て格子線状に形成すれば、このような形状にパターニン
グした金属膜を陽極酸化させて上記酸化金属膜を形成す
る際に、上記金属膜のゲート配線に沿う線状部の端部と
データ配線に沿う線状部の端部との両方から電圧を印加
して金属膜全体を均一に陽極酸化することができ、した
がって、全ての薄膜トランジスタのｉ型半導体層の上
に、均質な酸化金属膜からなるブロッキング層を同時に
形成することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す薄膜トランジスタ
形成パネルの平面図。

【図２】図１のII−II線に沿う拡大断面図。

【図３】薄膜トランジスタ形成パネルの製造工程図。

【図４】本発明の第２の実施例を示す薄膜トランジスタ
形成パネルの平面図。

【図５】従来の薄膜トランジスタ形成パネルの平面図。

【図６】図１のVI−VI線に沿う拡大断面図。

【図７】従来の薄膜トランジスタ形成パネルの製造工程
図。

【符号の説明】

１…基板、２…画素電極、３…薄膜トランジスタ、Ｇ…
ゲート電極、ＧＬ…ゲート配線、４…ゲート絶縁膜、５
…ｉ型半導体層、６…ｎ型半導体層、Ｓ…ソース電極、
Ｄ…ドレイン電極、８…酸化金属膜。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 絶縁性基板上に、ゲート電極およびこの
   ゲート電極につながるゲート配線と、このゲート電極お
   よびゲート配線を覆うゲート絶縁膜とを形成し、前記ゲ
   ート電極およびその上のゲート絶縁膜と、前記ゲート絶
   縁膜の上に前記ゲート電極に対向させて形成したｉ型半
   導体層と、このｉ型半導体層の上に形成され且つチャン
   ネル領域において分離されたｎ型半導体層を介して形成
   したソース電極およびドレイン電極とで薄膜トランジス
   タを構成するとともに、前記ゲート絶縁膜の上に、前記
   ソース電極とドレイン電極とのうち少なくとも一方の電
   極につながるデータ配線を形成した薄膜トランジスタ形
   成パネルにおいて、前記ｉ型半導体層のチャンネル領域
   の上に、金属膜をその全厚にわたって陽極酸化させた酸
   化金属膜からなるブロッキング層を設けたことを特徴と
   する薄膜トランジスタ形成パネル。
2. 【請求項２】 酸化金属膜は、ｉ型半導体層の上からゲ
   ート絶縁膜の上にわたって設けられており、前記ゲート
   絶縁膜の上の酸化金属膜は、ゲート配線上の領域にこの
   ゲート配線に沿わせて線状に形成されていることを特徴
   とする請求項１に記載の薄膜トランジスタ形成パネル。
3. 【請求項３】 酸化金属膜は、ｉ型半導体層の上からゲ
   ート絶縁膜の上にわたって設けられており、前記ゲート
   絶縁膜の上の酸化金属膜は、ゲート配線上の領域および
   データ配線下の領域に、前記ゲート配線およびデータ配
   線に沿わせて格子線状に形成されていることを特徴とす
   る請求項１に記載の薄膜トランジスタ形成パネル。