JPH0787248B2 - 薄膜トランジスタの形成方法 - Google Patents
薄膜トランジスタの形成方法Info
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- JPH0787248B2 JPH0787248B2 JP61245039A JP24503986A JPH0787248B2 JP H0787248 B2 JPH0787248 B2 JP H0787248B2 JP 61245039 A JP61245039 A JP 61245039A JP 24503986 A JP24503986 A JP 24503986A JP H0787248 B2 JPH0787248 B2 JP H0787248B2
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- Japan
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- insulating film
- semiconductor layer
- thin film
- film transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔概要〕 本発明は逆スタガード型薄膜トランジスタのゲート絶縁
膜を、動作半導体層の表面処理に用いる弗酸（HF）溶液
で溶解されない絶縁材料からなる下層絶縁膜と、シリコ
ン化合物からなる上層絶縁膜とからなる積層構造とし
て、HF系溶液によるエッチング工程でゲート電極とソー
ス電極またはドレイン電極間の短絡発生を防止するもの
である。
膜を、動作半導体層の表面処理に用いる弗酸（HF）溶液
で溶解されない絶縁材料からなる下層絶縁膜と、シリコ
ン化合物からなる上層絶縁膜とからなる積層構造とし
て、HF系溶液によるエッチング工程でゲート電極とソー
ス電極またはドレイン電極間の短絡発生を防止するもの
である。
本発明は、薄膜トランジスタの形成方法に関する。
薄膜トランジスタをマトリクス配列した液晶表示装置
（LCD）等のアクティブマトリクス型の表示パネルで
は、各画素に１個の薄膜トランジスタ素子が必要であ
る。従って、１個のパネルには数百×数百の素子が設け
られることとなり、しかもこれらを無欠陥で形成しなけ
ればならない。
（LCD）等のアクティブマトリクス型の表示パネルで
は、各画素に１個の薄膜トランジスタ素子が必要であ
る。従って、１個のパネルには数百×数百の素子が設け
られることとなり、しかもこれらを無欠陥で形成しなけ
ればならない。
もしゲート電極と、ソース電極またはドレイン電極間に
１個所でも短絡欠陥が存在すると、単にその画素のみが
不良となる点欠陥ではおさまらず、この欠陥を有するバ
スラインに接続する画素全部が不良となる、いわゆる線
欠陥となり、表示装置としては致命的な不良となってし
まう。
１個所でも短絡欠陥が存在すると、単にその画素のみが
不良となる点欠陥ではおさまらず、この欠陥を有するバ
スラインに接続する画素全部が不良となる、いわゆる線
欠陥となり、表示装置としては致命的な不良となってし
まう。
従来の薄膜トランジスタの構造を第２図に示す。
同図において、１はガラス基板、２はクロム（Cr）等の
導電性材料よりなるゲート電極、３はSiO2からなるゲー
ト絶縁膜、４はアモルファスシリコン（ａ−Si）よりな
る動作半導体層、5,5′はアルミニウム（Al）等の導電
性材料よりなるソース及びドレイン電極である。
導電性材料よりなるゲート電極、３はSiO2からなるゲー
ト絶縁膜、４はアモルファスシリコン（ａ−Si）よりな
る動作半導体層、5,5′はアルミニウム（Al）等の導電
性材料よりなるソース及びドレイン電極である。
上記構造において、ゲート絶縁膜３は必ずしもSiO2であ
る必要はないが、その上層に形成される動作半導体層４
との界面特性を良好に保つには、動作半導体層４と同系
の材料を用いることが望ましい。かかる理由により動作
半導体層４としてａ−Si層を用いた場合には、ゲート絶
縁膜３として通常シリコン（Si）の化合物が用いられ
る。
る必要はないが、その上層に形成される動作半導体層４
との界面特性を良好に保つには、動作半導体層４と同系
の材料を用いることが望ましい。かかる理由により動作
半導体層４としてａ−Si層を用いた場合には、ゲート絶
縁膜３として通常シリコン（Si）の化合物が用いられ
る。
このゲート絶縁膜３の上に動作半導体層４と、その上に
ソース電極５及びドレイン電極５′を罫線して、逆スタ
ガード型薄膜トランジスタが完成する。
ソース電極５及びドレイン電極５′を罫線して、逆スタ
ガード型薄膜トランジスタが完成する。
なお、上記ソース電極５及びドレイン電極５′を形成す
るに先立って、下層の動作半導体層４と良好な接触を得
るため、動作半導体層４にはHF系のエッチング液により
表面処理を施す。
るに先立って、下層の動作半導体層４と良好な接触を得
るため、動作半導体層４にはHF系のエッチング液により
表面処理を施す。
ところが上記従来の構造では、動作半導体層４にピンホ
ールが存在すると、上述の表面処理工程において、その
下層のゲート絶縁膜３の上記ピンホールに連なる部分が
エッチングされてゲート電極２に到達する貫通孔が形成
され、この開口貫通孔内にソース電極５及びドレイン電
極５′の形成工程で、Al等の導電材料が充填されてしま
う。そのため、ゲート電極２とソース電極５またはドレ
イン電極５′間の短絡が発生する。
ールが存在すると、上述の表面処理工程において、その
下層のゲート絶縁膜３の上記ピンホールに連なる部分が
エッチングされてゲート電極２に到達する貫通孔が形成
され、この開口貫通孔内にソース電極５及びドレイン電
極５′の形成工程で、Al等の導電材料が充填されてしま
う。そのため、ゲート電極２とソース電極５またはドレ
イン電極５′間の短絡が発生する。
本発明の目的は、上述のように動作半導体層の表面処理
工程において、下層のゲート絶縁膜を貫通しゲート電極
に到達する貫通孔を生じることのない、薄膜トランジス
タの改良された形成方法を提供することにある。
工程において、下層のゲート絶縁膜を貫通しゲート電極
に到達する貫通孔を生じることのない、薄膜トランジス
タの改良された形成方法を提供することにある。
薄膜トランジスタの形成方法では、ゲート絶縁膜を、動
作半導体層の表面処理工程に使用する弗酸溶液に溶解し
ない絶縁材料からなる下層絶縁膜とシリコン化合物から
なる上層絶縁膜を順に積層して形成する構成が採られて
いる。
作半導体層の表面処理工程に使用する弗酸溶液に溶解し
ない絶縁材料からなる下層絶縁膜とシリコン化合物から
なる上層絶縁膜を順に積層して形成する構成が採られて
いる。
本発明の薄膜トランジスタ形成方法はゲート絶縁膜の下
層絶縁膜にHF系エッチング液に溶解しない材料を用いる
ため、活性層にピンホールがあっても、活性層の表面処
理に用いられるHF系エッチング液によるエッチングは上
層絶縁膜で停止するので、ソース，ドレイン電極からゲ
ート電極に到達する貫通孔は形成されない。
層絶縁膜にHF系エッチング液に溶解しない材料を用いる
ため、活性層にピンホールがあっても、活性層の表面処
理に用いられるHF系エッチング液によるエッチングは上
層絶縁膜で停止するので、ソース，ドレイン電極からゲ
ート電極に到達する貫通孔は形成されない。
しかも動作半導体層と接触する上層絶縁膜は、従来のゲ
ート絶縁膜と同一材料を用いているので、動作半導体層
との界面特性を損なう虞もない。
ート絶縁膜と同一材料を用いているので、動作半導体層
との界面特性を損なう虞もない。
以下本発明の一実施例を、第１図を用いて説明する。
同図において、１はガラス基板のような透明絶縁性基
板、２は例えばクロム（Cr）よりなるゲート電極、31は
HF系のエッチング液に溶解しない絶縁膜よりなる下層絶
縁膜、32はシリコン（Si）化合物よりなる上層絶縁膜、
５はａ−Siのような半導体よりなる動作半導体層、5,
5′はAlのような導電性材料よりなるソース及びドレイ
ン電極である。
板、２は例えばクロム（Cr）よりなるゲート電極、31は
HF系のエッチング液に溶解しない絶縁膜よりなる下層絶
縁膜、32はシリコン（Si）化合物よりなる上層絶縁膜、
５はａ−Siのような半導体よりなる動作半導体層、5,
5′はAlのような導電性材料よりなるソース及びドレイ
ン電極である。
上記下層絶縁膜31は、HF系のエッチング液に溶解しない
絶縁膜であれば良く、例えばポリイミド樹脂をスピン・
コーティング法によって塗布することにより形成でき
る。
絶縁膜であれば良く、例えばポリイミド樹脂をスピン・
コーティング法によって塗布することにより形成でき
る。
上層絶縁膜32は、Siの化合物からなる絶縁膜で、例えば
SiO2（二酸化シリコン）や窒化シリコン（SiN）等を、
周知のプラズマ化学気相成長法によって成膜することに
より形成できる。
SiO2（二酸化シリコン）や窒化シリコン（SiN）等を、
周知のプラズマ化学気相成長法によって成膜することに
より形成できる。
このようにして本実施例ではゲート絶縁膜３を、ポリイ
ミド樹脂のようなHF系のエッチング液に溶解しない絶縁
材料よりなる下層絶縁膜31と、シリコン化合物からなる
上層絶縁膜32ととを積層して形成したものである。
ミド樹脂のようなHF系のエッチング液に溶解しない絶縁
材料よりなる下層絶縁膜31と、シリコン化合物からなる
上層絶縁膜32ととを積層して形成したものである。
これ以外の他の部分は、前記第２図に示した従来の薄膜
トランジスタの構成と変わるところはない。即ち、上記
上層絶縁膜32の上に、ａ−Siよりなる動作半導体層4,そ
の上にソース電極５及びドレイン電極５′を形成して本
実施例の薄膜トランジスタが完成する。
トランジスタの構成と変わるところはない。即ち、上記
上層絶縁膜32の上に、ａ−Siよりなる動作半導体層4,そ
の上にソース電極５及びドレイン電極５′を形成して本
実施例の薄膜トランジスタが完成する。
このように本実施例の薄膜トランジスタは、下層絶縁膜
31がHF系のエッチング液に溶解しない絶縁材料をもって
形成されているので、その製造工程途中のソース電極５
及びドレイン電極５′の形成に先立つ動作半導体層４の
表面処理において、たとえ動作半導体層４にピンホール
が存在し、上層絶縁膜32はHF系のエッチング液によりエ
ッチングされて貫通孔が生じても、下層絶縁膜31はおか
されず、貫通孔の形成はここで停止する。
31がHF系のエッチング液に溶解しない絶縁材料をもって
形成されているので、その製造工程途中のソース電極５
及びドレイン電極５′の形成に先立つ動作半導体層４の
表面処理において、たとえ動作半導体層４にピンホール
が存在し、上層絶縁膜32はHF系のエッチング液によりエ
ッチングされて貫通孔が生じても、下層絶縁膜31はおか
されず、貫通孔の形成はここで停止する。
従ってこの後、ソース電極５及びドレイン電極５′の形
成工程において、上層絶縁膜32に形成された貫通孔に導
電性材料をが充填されても、これは下層絶縁膜31表面ま
でしか到達せず、ゲート電極２が短絡されることはな
い。
成工程において、上層絶縁膜32に形成された貫通孔に導
電性材料をが充填されても、これは下層絶縁膜31表面ま
でしか到達せず、ゲート電極２が短絡されることはな
い。
なお本実施例の構造では、動作半導体層４と接触する上
層絶縁膜32の材料にはSi化合物を用いているので、両者
の界面特性は従来構造の薄膜トランジスタと同様で、何
の悪影響もない。
層絶縁膜32の材料にはSi化合物を用いているので、両者
の界面特性は従来構造の薄膜トランジスタと同様で、何
の悪影響もない。
以上説明した如く本発明によれば、HF系のエッチング液
を用いることによるゲート電極とソース電極，またはド
レイン電極間の短絡欠陥の発生がなくなる。
を用いることによるゲート電極とソース電極，またはド
レイン電極間の短絡欠陥の発生がなくなる。
【図面の簡単な説明】 第１図は本発明一実施例の構成説明図、 第２図は従来構造説明図である。 図において、１は透明絶縁性基板、２はゲート電極、３
はゲート絶縁膜、４は動作半導体層、５及び５′はそれ
ぞれソース電極及びドレイン電極、31は下層絶縁膜、32
は上層絶縁膜を示す。
はゲート絶縁膜、４は動作半導体層、５及び５′はそれ
ぞれソース電極及びドレイン電極、31は下層絶縁膜、32
は上層絶縁膜を示す。
Claims (1)
- 【請求項１】絶縁性基板上にゲート電極を形成した後、
該ゲート電極を覆うように弗酸溶液に溶解しない絶縁材
料からなる下層絶縁膜とシリコン化合物からなる上層絶
縁膜を順に積層してゲート絶縁膜を形成し、その上に動
作半導体層を形成し、該動作半導体層を弗酸溶液により
表面処理してからその表面に前記ゲート電極に対応して
ソース電極及びドレイン電極を形成する工程を含んでな
ることを特徴とする薄膜トランジスタの形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245039A JPH0787248B2 (ja) | 1986-10-14 | 1986-10-14 | 薄膜トランジスタの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61245039A JPH0787248B2 (ja) | 1986-10-14 | 1986-10-14 | 薄膜トランジスタの形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6398152A JPS6398152A (ja) | 1988-04-28 |
| JPH0787248B2 true JPH0787248B2 (ja) | 1995-09-20 |
Family
ID=17127673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61245039A Expired - Fee Related JPH0787248B2 (ja) | 1986-10-14 | 1986-10-14 | 薄膜トランジスタの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787248B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07114284B2 (ja) * | 1988-07-29 | 1995-12-06 | 松下電器産業株式会社 | 半導体装置の製造方法 |
| JPH03196678A (ja) * | 1989-12-26 | 1991-08-28 | Sanyo Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
-
1986
- 1986-10-14 JP JP61245039A patent/JPH0787248B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6398152A (ja) | 1988-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |