JPH0570302B2 - - Google Patents

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JPH0570302B2
JPH0570302B2 JP63141769A JP14176988A JPH0570302B2 JP H0570302 B2 JPH0570302 B2 JP H0570302B2 JP 63141769 A JP63141769 A JP 63141769A JP 14176988 A JP14176988 A JP 14176988A JP H0570302 B2 JPH0570302 B2 JP H0570302B2
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  • Electrodes Of Semiconductors (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は配線相互の信号干渉を防止するよう
にした半導体集積回路に関する。
（従来の技術） 近年、半導体集積回路における高集積化が強く
望まれており、素子の微細化技術、多層配線化技
術等の進歩によりその集積度は増々増加してい
る。また、素子の微細化技術に伴い、配線幅及び
配線相互間の距離も縮小化される傾向にある。こ
の配線相互間の距離の縮小化により、従来ではほ
とんど問題とならなかつた配線間の信号干渉によ
り正確な信号伝達が困難になつてきた。
第８図は従来の半導体集積回路の概略的な構成
を示す断面図である。図中、絶縁層８０内には第
１層目の導電体層で構成された配線８１と第２層
目の導電体層で構成された配線８２とが配置され
ている。上記両配線８１，８２の相互間には寄生
的に容量CO，C1及びC2が生じている。上記容量
COは上記両配線８１，８２を結ぶ最短の距離間
で生じており、容量C1及びC2はそれぞれ上記両
配線８１，８２間の両側から回り込むような形で
生じており、通常これら容量の値の間には、CO
≫C1，C2なる関係が成立する。ここで、上記両
配線８１，８２ではそれぞれ異なる信号もしくは
電圧が伝達され、例えば上記一方の配線８１では
第９図の波形図のａに示すようなアナログ信号が
伝達され、他方の配線８２では第９図のｂに示す
ようなデイジタル信号が伝達される場合、上記寄
生容量CO，C1，C2を通じて信号干渉が発生し、
アナログ信号はデイジタル信号の影響を受けて第
９図のＣに示すように歪みが発生する。この結
果、配線８１では正確なアナログ信号を伝達する
ことができなくなる。さらに、微細化及び多層化
された配線構造を持つ半導体集積回路では周囲の
配線との信号干渉の機会が多くなり、正確な信号
伝達がより困難になつている。
（発明が解決しようとする課題） このように従来では素子の微細化及び多層配線
化に伴い、配線相互間における信号干渉が増大
し、正確な信号伝達が困難になる欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、素子の微細化及び多
層配線化を図つても、配線相互間における信号干
渉の増大が防止でき、もつて正確な信号伝達が可
能な半導体集積回路を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明の半導体集積回路は、半導体基体と、
上記基体上に形成された絶縁層と、上記絶縁層内
に形成された多層構造の導電体層からなり、信号
を伝達する第１の配線と、上記絶縁層内に形成さ
れた多層構造の導電体層からなり、上記第１の配
線と隣接して形成され、上記第１の配線とは異な
る信号を伝達する第２の配線と、上記絶縁層内で
上記第１、第２の配線の相互間に形成され、一定
の電位に固定された信号干渉防止用の第３の配線
とを具備したことを特徴とする。
（作用） 互いに隣接し、異なる信号を伝達する第１、第
２の配線の相互間に、一定の電位に固定された第
３の配線を配置することにより、第１、第２の配
線相互間に発生する寄生的な容量の値が十分に小
さくなり、両者間の信号干渉が減少する。
（実施例） 第１図はこの発明に係る半導体集積回路の概略
的な構成を示す断面図である。図中、絶縁層１０
内には第１層目の導電体層によつて配線１１が、
第２層目の導電体層によつて配線１２がそれぞれ
構成されている。上記両配線１１，１２の相互間
には、第１層目の導電体層によつて構成された配
線１３、第２層目の導電体層によつて構成されコ
ンタクトホール１４を介して上記配線１３と電気
的に接続された配線１５が配置されている。そし
て上記両配線１３，１５は一定電位、例えば接地
電位や電源電位に固定されている。
このようにそれぞれ異なる信号が伝達される配
線１１と１２との間に、一定電位に固定された配
線を配置させることにより、前記第８図中の寄生
容量C0に対応した容量は生じなくなり、C1，C2
のみが寄生容量として生じる。ただし、前記のよ
うに、通常はCO≫C1，C2という関係が成立し、
C1，C2の値が十分に小さなものになるため、容
量C1，C2を介在することによつて配線１１と１
２との間に生じる信号干渉も十分に小さくするこ
とができる。
次にこの発明を種々の実施例を用いて説明す
る。
第２図はこの発明を一層配線構造のCMOS型
半導体集積回路に実施した場合の一部分の素子構
造を示す断面図である。
図において、２１はＰ型のシリコン半導体基
板、２２はこの基板内に形成されたＮ型のウエル
領域、２３は素子分離用のフイールド酸化膜、２
４及び２５は上記基板２１の表面領域に形成され
たＮ型拡散領域からなるＮチヤネルMOSトラン
ジスタ２６のソース、ドレイン領域、２７は例え
ば多結晶シリコンによつて構成されたＮチヤネル
MOSトランジスタ２６のゲート電極、２８及び
２９は上記Ｎ型ウエル領域２２の表面領域に形成
されたＰ型拡散領域からなるＰチヤネルMOSト
ランジスタ３０のソース、ドレイン領域、３１は
例えば多結晶シリコンによつて構成されたＰチヤ
ネルMOSトランジスタ３０のゲート電極、３２
は基板表面上に設けられたBPSG（ボロン・リ
ン・シリコンガラス）膜もしくはPSG（リン・シ
リコンガラス）膜等からなる層間絶縁膜、３３は
例えばアルミニウム等の金属を用いて上記層間絶
縁膜３２内に形成されたＮチヤネルMOSトラン
ジスタ２６のソース配線、３４は同じく例えばア
ルミニウム等の金属を用いて上記層間絶縁膜３２
内に形成された上記ＮチヤネルMOSトランジス
タ２６のドレイン配線、３５は上記ソース配線３
３と同じ導電体材料であるアルミニウム等の金属
を用いて構成され、上記ソース配線３３とソース
領域２４とを接続するソース引出し電極、３６は
上記ドレイン配線３４と同じ導電体材料であるア
ルミニウム等の金属を用いて構成され、上記ドレ
イン配線３４とドレイン領域２５とを接続するド
レイン引出し電極、３７は例えばアルミニウム等
の金属を用いて上記層間絶縁膜３２内に形成され
たＰチヤネルMOSトランジスタ３０のソース配
線、３８は上記ソース配線３７と同じ導電体材料
であるアルミニウム等の金属を用いて構成され、
上記ＰチヤネルMOSトランジスタ３０側のソー
ス配線３７とソース領域２８とを接続するソース
引出し電極である。そして、上記層間絶縁膜３２
内の上記両配線３３，３７相互間には、例えばア
ルミニウム等の金属を用いて構成され、一定電
位、例えば接地電位に固定された配線３９が形成
されている。なお、この第２図ではＰチヤネル
MOSトランジスタ３０側のドレイン配線とドレ
イン引出し電極は省略してある。
この実施例の集積回路では、前記第１図中の配
線１１に対応する配線が例えばＮチヤネルMOS
トランジスタ２６側のソース配線３３であり、前
記第１図中の配線１２に対応する配線が例えばＰ
チヤネルMOSトランジスタ３０側のソース配線
３７であり、さらに前記第１図中の配線１３もし
くは１５に対応する配線が両ソース配線３３，３
７相互間に配置された配線３９である。
このような構成において、両ソース配線３３，
３７相互間に配置された配線３９が接地電位に固
定されているため、両ソース配線３３，３７にそ
れぞれ異なる信号が伝達されているとしても、配
線３９の存在により両者間に発生する寄生容量の
値が小さくなる。この結果、配線の微細化に伴い
各配線相互間の距離が縮小化されても、両ソース
配線３３，３７相互間における信号干渉の発生を
十分に小さくすることができ、正確な信号伝達が
可能となる。
第３図はこの発明を二層配線構造のCMOS型
半導体集積回路に実施した場合の一部分の素子構
造を示す断面図である。なお、第２図と対応する
箇所には同じ符号を付してその説明は省略する。
この実施例の集積回路では前記フイールド酸化
膜２３に例えばアルミニウム等の金属によつて構
成された配線４１が追加されており、さらに層間
絶縁膜３２内でこの配線４１の上部の対応する位
置には例えばアルミニウム等の金属を用いて構成
された配線４２が追加されている。上記両配線４
１，４２はそれぞれ図示しない他の回路どうしを
接続するための配線として使用されている。そし
て、上記配線４１と前記ＮチヤネルMOSトラン
ジスタ２６側のソース引出し電極３５との間のフ
イールド酸化膜２３上には、配線４１と同じ導電
体材料であるアルミニウム等の金属によつて構成
された配線４３が追加されており、上記配線４１
と前記ＰチヤネルMOSトランジスタ３０側のソ
ース引出し電極２８との間のフイールド酸化膜２
３上にも、配線４１と同じ導電体材料であるアル
ミニウム等の金属によつて構成された配線４４が
追加されている。さらに層間絶縁膜３２内では、
上記配線４２と前記ＮチヤネルMOSトランジス
タ２６側のソース配線３３との間には、配線４２
と同じ層でかつ同じ導電体材料であるアルミニウ
ム等の金属によつて構成された配線４５が追加さ
れており、上記配線４２と前記ＰチヤネルMOS
トランジスタ３０側のソース配線３７との間にも
アルミニウム等の金属によつて構成された配線４
６が追加されている。そして、上記各配線４３，
４４，４５，４６それぞれは独立して、図示しな
い箇所で一定電位、例えば接地電位に固定されて
いる。
この実施例の集積回路では、配線４２とソース
配線３３相互間には接地電位に固定された配線４
５が、配線４２とソース配線３７相互間には接地
電位に固定された配線４６がそれぞれ配置されて
いるので、両ソース配線３３，３７それぞれと配
線４２とに異なる信号が伝達されても、信号の相
互干渉の発生を十分に小さくすることができ、正
確な信号伝達が可能となる。
さらにこの実施例では、配線４１とソース引出
し電極３５相互間にも接地電位に固定された配線
４３が、配線４１とソース取り出し電極３８相互
間にも接地電位に固定された配線４４がそれぞれ
配置されている。このため、配線４１とソース引
出し電極３５との間の信号干渉、配線４１とソー
ス引出し電極３８との間の信号干渉もそれぞれ十
分に小さくすることができる。
第４図はこの発明を、上記第３図の場合と同様
の二層配線構造のCMOS型半導体集積回路に実
施した場合の一部分の素子構造を示す断面図であ
る。なお、第３図と対応する箇所には同じ符号を
付してその説明は省略する。
この実施例の集積回路では、第３図中のフイー
ルド酸化膜２３上に形成された前記配線４３と層
間絶縁膜３２内に形成された配線４５とを、層間
絶縁膜３２に形成された貫通孔を埋めるように設
けられ、例えば配線４５と同じ導電体材料である
アルミニウム等の金属によつて構成された接続電
極４７を用いて電気的に接続すると共に、フイー
ルド酸化膜２３上に形成された前記配線４４と層
間絶縁膜３２内に形成された配線４６とを、層間
絶縁膜３２に形成された貫通孔を埋めるように設
けられ、例えば配線４６と同じ導電体材料である
アルミニウム等の金属によつて構成された接続電
極４８を用いて電気的に接続するように構成した
ものである。
第５図は、上記第４図の実施例装置からソース
配線３３，３７、ソース引出し電極３５，３８、
配線４１，４２、配線４３，４４及び接続電極４
７，４８を抜出して示す斜視図である。図示のよ
うに接続電極４７，４８を用いて接続された配線
４３と４５及び４４と４６は、平面的にその両側
に配置されたソース配線３３もしくは３７及び配
線４１と４２それぞれの延長方向に沿つて壁状に
形成され、ソース配線３３もしくは３７と配線４
１及び４２とをそれぞれ分離している。
このように配線が多層化された集積回路では、
一定電位に固定されたそれぞれ異なる層の配線を
接続電極を用いて電気的に接続し、これらの配線
を壁状に構成するようにしている。これにより、
信号の回り込み防止の効果が向上し、その両側に
配置された配線相互間の信号干渉の発生をさらに
小さくすることができる。
第６図はこの発明を、三層配線構造のCMOS
型半導体集積回路に実施した場合の一部分の素子
構造を示す断面図である。なお、上記第４図と対
応する箇所には同じ符号を付してその説明は省略
する。
この実施例の集積回路では、前記配線４１，４
３，４４を第１層目の例えばアルミニウム等から
なる金属を用いて構成し、前記配線４２，４５，
４６を第２層目の例えばアルミニウム等からなる
金属を用いて構成し、かつ層間絶縁膜３２内に新
たに第３層目の例えばアルミニウム等からなる金
属を用いて構成された配線４９，５０，５１を設
けるようにしたものである。そして、配線４９，
５０，５１のうち、配線４９は前記配線４１，４
２と同様に図示しない他の回路どうしを接続する
ための配線として使用される。また、配線５０，
５１は信号干渉防止用の配線として使用される。
配線５０と前記配線４５とは、例えば配線５０と
同じ導電体材料であるアルミニウム等の金属によ
つて構成され、層間絶縁膜３２に形成された貫通
孔を埋めるように設けられた接続電極５２を用い
て電気的に接続されている。同様に配線５１と前
記配線４６とは、例えば配線５１と同じ導電体材
料であるアルミニウム等の金属によつて構成さ
れ、層間絶縁膜３２に形成された貫通孔を埋める
ように設けられた接続電極５３を用いて電気的に
接続されている。
第７図は、上記第６図の実施例装置からソース
配線３３，３７、ソース引出し電極３５，３８、
配線４１，４２，４３，４４，４５，４６，４
９，５０，５１及び接続電極４７，４８，５２，
５３を抜出して示す斜視図である。図示のように
接続電極４７と５２，４８と５３を用いてそれぞ
れ接続された三層の配線４３，４５，５０及び４
４，４６，５１は、平面的にその両側に配置され
たソース配線３３もしくは３７及び配線４１，４
２，４９それぞれの延長方向に沿つて壁状に形成
され、ソース配線３３もしくは３７と配線４１，
４２，４９とをそれぞれ分離している。
このような三層配線構造の集積回路では、素子
の微細化に伴い配線相互間の距離が縮小される
と、同一層の配線相互間のみならず異なる層の配
線相互間の信号干渉も問題となる。ところが、一
定電位に固定されたそれぞれ異なる層の配線を接
続電極を用いて接続し、壁状に構成することによ
り、信号の回り込み防止の効果が向上し、その両
側に配置された配線相互間の信号干渉の発生を極
めて小さくすることができる。これにより、各配
線で正確な信号伝達が可能になる。
なお、この発明は上記各実施例に限定されるも
のではなく種々の変形が可能であることはいうま
でもない。例えば、上記各実施例ではこの発明を
CMOS型半導体集積回路に実施し、ソース配線
どうし、もしくはソース配線と他の配線との間の
信号干渉防止を行なう場合について説明したが、
これは信号干渉が問題となるような半導体集積回
路内のあらゆる配線について実施が可能であるこ
とはいうまでもない。また、信号干渉防止用の配
線は接地電位に固定する場合について説明した
が、これは一定の電位であればどのような電位に
固定してもよく、さらには信号干渉防止用の配線
の電位を種々の値に設定してもよい。
［発明の効果］ 以上説明したようにこの発明によれば、素子の
微細化及び多層配線化を図つても、配線相互間に
おける信号干渉の増大が防止でき、もつて正確な
信号伝達が可能な半導体集積回路を提供すること
ができる。
【図面の簡単な説明】
第１図はこの発明に係る半導体集積回路の概略
的な構成を示す断面図、第２図はこの発明の一実
施例装置の断面図、第３図はこの発明の他の実施
例装置の断面図、第４図はこの発明の異なる実施
例装置の断面図、第５図は第４図の実施例装置の
一部を抜出して示す斜視図、第６図はこの発明の
さらに異なる実施例装置の断面図、第７図は第６
図の実施例装置の一部を抜出して示す斜視図、第
８図は従来装置の概略的な構成を示す断面図、第
９図は従来装置における信号の波形図である。 ２１……シリコン半導体基板、２２……ウエル
領域、２３……フイールド酸化膜、２４，２８…
…ソース領域、２５，２９……ドレイン領域、２
６……ＮチヤネルMOSトランジスタ、２７，３
１……ゲート電極、３０……ＰチヤネルMOSト
ランジスタ、３２……層間絶縁膜、３３，３７…
…ソース配線、３４……ドレイン配線、３５，３
８……ソース引出し電極、３６……ドレイン引出
し電極、３９，４１，４２，４３，４４，４５，
４６，４９，５０，５１……配線、４７，４８，
５２，５３……接続電極。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基体と、 上記基体上に形成された絶縁層と、 上記絶縁層内に形成された多層構造の導電体層
    からなり、信号を伝達する第１の配線と、 上記絶縁層内に形成された多層構造の導電体層
    からなり、上記第１の配線と隣接して形成され、
    上記第１の配線とは異なる信号を伝達する第２の
    配線と、 上記絶縁層内で上記第１、第２の配線の相互間
    に形成され、一定の電位に固定された信号干渉防
    止用の第３の配線と を具備したことを特徴とする半導体集積回路。 ２ 前記第３の配線が前記絶縁膜内に形成された
    少なくとも二層以上の導電体層で構成され、これ
    ら二層以上の導電体層が互いに電気的に接続さ
    れ、この第３の配線が前記第１及び第２の配線の
    延長方向に沿つて両者を分離するように壁状に形
    成されている請求項１記載の半導体集積回路。
JP63141769A 1988-06-10 1988-06-10 半導体集積回路 Granted JPH021928A (ja)

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Application Number Priority Date Filing Date Title
JP63141769A JPH021928A (ja) 1988-06-10 1988-06-10 半導体集積回路
DE68929486T DE68929486T2 (de) 1988-06-10 1989-06-09 Integrierte Halbleiterschaltungsanordnung mit Leiterschichten
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KR1019890008007A KR920004179B1 (ko) 1988-06-10 1989-06-10 반도체집적회로

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JPH021928A JPH021928A (ja) 1990-01-08
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US (1) US4958222A (ja)
EP (1) EP0353426B1 (ja)
JP (1) JPH021928A (ja)
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