JPH0572101B2 - - Google Patents
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- JPH0572101B2 JPH0572101B2 JP2340416A JP34041690A JPH0572101B2 JP H0572101 B2 JPH0572101 B2 JP H0572101B2 JP 2340416 A JP2340416 A JP 2340416A JP 34041690 A JP34041690 A JP 34041690A JP H0572101 B2 JPH0572101 B2 JP H0572101B2
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- emitter layer
- emitter
- impurity concentration
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Description
〔発明の技術分野〕
本発明は、エミツタ・ベース接合にヘテロ接合
を用いたバイポーラトランジスタに関する。 〔発明の技術的背景とその問題点〕 従来のバイポーラトランジスタは、エミツタ、
ベースおよびコレクタの各層に同一半導体材料を
用いたnpn又はpnp構造となつている。この場合、
エミツタ接合、コレクタ接合共にホモ接合であ
る。 最近、エミツタ接合、コレクタ接合の一方又は
両方をヘテロ接合としたバイポーラトランジスタ
が注目され、研究開発の対象となりつつある。ヘ
テロ接合バイポーラトランジスタのひとつの利点
は、エミツタ層をベース層よりバンドギヤツプの
広い半導体材料で構成することにより、エミツタ
注入効率を高めることができることにある。エミ
ツタ層とベース層のバンドギヤツプの差により、
エミツタ接合に順方向バイアスしたときにエミツ
タからベースへのキヤリア注入が容易におこるの
に対し、ベースからエミツタへのキヤリア注入が
抑制されるからである。従つて通常のホモ接合バ
イポーラトランジスタに比べて高い電流利得を得
ることができる。 このようなヘテロ接合バイポーラトランジスタ
は、その基本概念は古くから知られており、最近
においてもいくつかの発表例がある。エミツタ接
合にヘテロ接合を用いた場合の従来の基本構造を
示すと第１図の如くである。図はGaAs−
GaAlAs系を用いた例で、n+型GaAs基板１を用
い、この上にｎ型GaAsコレクタ層２、ｐ型
GaAsベース層３、ｎ型Ga1-xAlxAsエミツタ層４
を順次積層した構造となつている。５はコレクタ
電極、６はベース電極、７はエミツタ電極であ
る。エミツタ層４は、エミツタ電極７側を高不純
物濃度（n+）の第一エミツタ層４1により構成し、
ベース層３側をこれより低不純物濃度（n-）の
第二エミツタ層４2により構成している。従来発
表されている多くのものは、第二エミツタ層４2
に十分な厚みを持たせている点で共通している。
このように、エミツタ層を高不純物濃度層と低不
純物濃度の二層構造とし、かつ低不純物濃度の第
二エミツタ層の厚みを十分大きくする理由は、エ
ミツタ接合容量CJEを小さくしてスイツチング速
度の向上を図るためであるとされている（例え
ば、H.Kroemer、“Heterostructure、Bipolar
Transistors and Itegrated Circuits”、Proc.
IEEE、Vol.70、No.１、pp.13−25、
January1982）。事実、不純物濃度が接合面を境
として大幅に異なる片側階段接合において、低不
純物濃度層の厚みが十分大きい場合、その接合容
量CJEが低不純物濃度層の不純物濃度NEを用いて CJE∝NE 1/2 と表わされることは周知のとおりである。 ここで以下の議論を明確にするため、トランジ
スタのスイツチング速度という概念を明確にして
おく。一般にトランジスタのスイツチング動作に
はターンオンとターンオフとがあり、ターンオン
時間tpoとターンオフ時間tpffを平均した伝播遅延
時間tpdをスイツチング速度の基準とする。ター
ンオン時間tpoは出力電流が０％から50％まで立
上る時間、ターンオフ時間tpffは出力電流が100％
から50％まで降下する時間とする。以上の関係を
第２図に示す。 本発明者らはこの程、第１図に示すようなヘテ
ロ接合バイポーラトランジスタについて、各層の
厚み、不純物濃度とスイツチング速度の関係を数
値解析モデルにより詳細に検討した（例えば、倉
田、「バイポーラトランジスタの動作理論」昭和
55年近代科学社、M.Kurata、“Numerical
Analysis for Semiconductor Devices”、1982、
Lexington Books D.C.Heath and Company.
等）その結果、従来説とは相反する結論が得られ
た。即ち数値解析モデルによれば、従来例のよう
に低不純物濃度の厚い第二エミツタ層をもつトラ
ンジスタ（以下タイプＡと呼ぶ）のスイツチング
速度は、このような第二エミツタ層をもたずエミ
ツタが高不純物濃度層一層のみからなるトランジ
スタ（以下タイプＢと呼ぶ）のそれに比べて大幅
に劣つている。その解析結果を第１表に示す。
を用いたバイポーラトランジスタに関する。 〔発明の技術的背景とその問題点〕 従来のバイポーラトランジスタは、エミツタ、
ベースおよびコレクタの各層に同一半導体材料を
用いたnpn又はpnp構造となつている。この場合、
エミツタ接合、コレクタ接合共にホモ接合であ
る。 最近、エミツタ接合、コレクタ接合の一方又は
両方をヘテロ接合としたバイポーラトランジスタ
が注目され、研究開発の対象となりつつある。ヘ
テロ接合バイポーラトランジスタのひとつの利点
は、エミツタ層をベース層よりバンドギヤツプの
広い半導体材料で構成することにより、エミツタ
注入効率を高めることができることにある。エミ
ツタ層とベース層のバンドギヤツプの差により、
エミツタ接合に順方向バイアスしたときにエミツ
タからベースへのキヤリア注入が容易におこるの
に対し、ベースからエミツタへのキヤリア注入が
抑制されるからである。従つて通常のホモ接合バ
イポーラトランジスタに比べて高い電流利得を得
ることができる。 このようなヘテロ接合バイポーラトランジスタ
は、その基本概念は古くから知られており、最近
においてもいくつかの発表例がある。エミツタ接
合にヘテロ接合を用いた場合の従来の基本構造を
示すと第１図の如くである。図はGaAs−
GaAlAs系を用いた例で、n+型GaAs基板１を用
い、この上にｎ型GaAsコレクタ層２、ｐ型
GaAsベース層３、ｎ型Ga1-xAlxAsエミツタ層４
を順次積層した構造となつている。５はコレクタ
電極、６はベース電極、７はエミツタ電極であ
る。エミツタ層４は、エミツタ電極７側を高不純
物濃度（n+）の第一エミツタ層４1により構成し、
ベース層３側をこれより低不純物濃度（n-）の
第二エミツタ層４2により構成している。従来発
表されている多くのものは、第二エミツタ層４2
に十分な厚みを持たせている点で共通している。
このように、エミツタ層を高不純物濃度層と低不
純物濃度の二層構造とし、かつ低不純物濃度の第
二エミツタ層の厚みを十分大きくする理由は、エ
ミツタ接合容量CJEを小さくしてスイツチング速
度の向上を図るためであるとされている（例え
ば、H.Kroemer、“Heterostructure、Bipolar
Transistors and Itegrated Circuits”、Proc.
IEEE、Vol.70、No.１、pp.13−25、
January1982）。事実、不純物濃度が接合面を境
として大幅に異なる片側階段接合において、低不
純物濃度層の厚みが十分大きい場合、その接合容
量CJEが低不純物濃度層の不純物濃度NEを用いて CJE∝NE 1/2 と表わされることは周知のとおりである。 ここで以下の議論を明確にするため、トランジ
スタのスイツチング速度という概念を明確にして
おく。一般にトランジスタのスイツチング動作に
はターンオンとターンオフとがあり、ターンオン
時間tpoとターンオフ時間tpffを平均した伝播遅延
時間tpdをスイツチング速度の基準とする。ター
ンオン時間tpoは出力電流が０％から50％まで立
上る時間、ターンオフ時間tpffは出力電流が100％
から50％まで降下する時間とする。以上の関係を
第２図に示す。 本発明者らはこの程、第１図に示すようなヘテ
ロ接合バイポーラトランジスタについて、各層の
厚み、不純物濃度とスイツチング速度の関係を数
値解析モデルにより詳細に検討した（例えば、倉
田、「バイポーラトランジスタの動作理論」昭和
55年近代科学社、M.Kurata、“Numerical
Analysis for Semiconductor Devices”、1982、
Lexington Books D.C.Heath and Company.
等）その結果、従来説とは相反する結論が得られ
た。即ち数値解析モデルによれば、従来例のよう
に低不純物濃度の厚い第二エミツタ層をもつトラ
ンジスタ（以下タイプＡと呼ぶ）のスイツチング
速度は、このような第二エミツタ層をもたずエミ
ツタが高不純物濃度層一層のみからなるトランジ
スタ（以下タイプＢと呼ぶ）のそれに比べて大幅
に劣つている。その解析結果を第１表に示す。
本発明は以上の考察に基づいてなされたもの
で、スイツチング速度と耐圧に関して最適設計基
準を与えたヘテロ接合バイポーラトランジスタを
提供することを目的とする。 〔発明の効果〕 本発明に係るトランジスタは、エミツタ層をベ
ース層よりバンドギヤツプの広い半導体材料によ
り構成すること、エミツタ層を高不純物濃度の第
一エミツタ層とこれより低不純物濃度の第二エミ
ツタ層とから構成すること、およびベース層を第
二エミツタ層より高不純物濃度層とすることを基
本とする。この点で本発明に係るトランジスタは
前述のタイプＡに属する。本発明はこのような基
本構造において、第二エミツタ層の不純物濃度
NEとその厚みｗとの関係を、印加電圧ゼロ状態
での第二エミツタ層内の最大電界が許容最大電界
を越えない範囲で、スイツチング速度を十分高速
にする条件として、 NEw2≦2εsε0／ｑVbi ……(1) を満たすように設定したことを特徴とする。(1)式
において、ｑは電子電荷絶対値（＝1.6×10-19ク
ローン）、ε0は真空の誘電率（＝8.86×10-14フア
ラツド／cm）、εsは第二エミツタ層の比誘電率、
Vbiは第二エミツタ層とベース層が形成するヘテ
ロ接合のビルトインポテンシヤルである。 このような設計基準を与えた理由を次に説明す
る。エミツタ・ベース間のヘテロ接合に印加され
る電圧がゼロのとき接合両端に生ずる内部電位差
はVbiである。この電位差によりヘテロ接合部に
生じる電界分布は第４図のようになる。第４図ａ
は第二エミツタ層の厚みｗが十分大の場合、同図
ｂは第二エミツタ層の厚みｗが内部電位差により
伸びる空乏層の厚みwdepと等しい場合、同図ｃは
ｗがwdepより小さい場合である。いま、第二エミ
ツタ層の不純物濃度NEがベース層の不純物濃度
NBよりはるかに低いものとすると、周知の理論
により第４図ａ，ｂの場合についてそれぞれ下記
式が成立する。 E(0) nax＝qNE／εsε0wdep ……(2) １／２E(0) naxwdep＝Vbi ……(3) この両式からE(0) naxを消去すると、 NEw2 dep＝2εsε0／ｑVbi ……(4) となる。同様にして第４図ｃの場合は下記式が成
立する。 Enax−Enio＝ｑ／εsε0NEｗ ……(5) Enioｗ＋１／２（Enax−Enio）ｗ＝Vbi ……(6) この両式からEnaxを求めると、 Enax＝qNE／2εsε0ｗ＋Vbi／ｗ ……(7) となる。ただし上記において第二エミツタ層内の
電界最大値をEnax、電界最小値をEnioとしてい
る。 以上の関係を踏まえて、第二エミツタ層の不純
物濃度NEと厚みｗを、(7)式に示す最大電界が許
容最大電界を越えない範囲で(1)式の関係を満たす
ように設定することにより、耐圧を確保しながら
十分高速のスイツチング速度を実現したものであ
る。 なお、第二エミツタ層とベース層の間のヘテロ
接合のビルトインポテンシヤルVbiは下記式(8)で
表わされる。 Vbi＝kT／ｑln〔NENB／ni(T)2〕＋xB−xE／ｑ……(8) ただし、ｋはボルツマン定数、Ｔは絶対温度、
NBはベース層の不純物濃度、ni(T)はベース層の真
性電子密度、xBはベース層の電子親和力、xEは第
二エミツタ層の電子親和力である。(8)式におい
て、右辺第一項は通常のホモ接合におけるのと同
一であり、第二項がヘテロ接合に個有の項であ
る。 具体的に、第二エミツタ層としてＮ型Ga0.7
Al0.3As、ベース層としてｐ型GaAsを選んだ場合
の代表的な不純物濃度の組合せについてVbiの数
値例を示すと下表のとおりである。
で、スイツチング速度と耐圧に関して最適設計基
準を与えたヘテロ接合バイポーラトランジスタを
提供することを目的とする。 〔発明の効果〕 本発明に係るトランジスタは、エミツタ層をベ
ース層よりバンドギヤツプの広い半導体材料によ
り構成すること、エミツタ層を高不純物濃度の第
一エミツタ層とこれより低不純物濃度の第二エミ
ツタ層とから構成すること、およびベース層を第
二エミツタ層より高不純物濃度層とすることを基
本とする。この点で本発明に係るトランジスタは
前述のタイプＡに属する。本発明はこのような基
本構造において、第二エミツタ層の不純物濃度
NEとその厚みｗとの関係を、印加電圧ゼロ状態
での第二エミツタ層内の最大電界が許容最大電界
を越えない範囲で、スイツチング速度を十分高速
にする条件として、 NEw2≦2εsε0／ｑVbi ……(1) を満たすように設定したことを特徴とする。(1)式
において、ｑは電子電荷絶対値（＝1.6×10-19ク
ローン）、ε0は真空の誘電率（＝8.86×10-14フア
ラツド／cm）、εsは第二エミツタ層の比誘電率、
Vbiは第二エミツタ層とベース層が形成するヘテ
ロ接合のビルトインポテンシヤルである。 このような設計基準を与えた理由を次に説明す
る。エミツタ・ベース間のヘテロ接合に印加され
る電圧がゼロのとき接合両端に生ずる内部電位差
はVbiである。この電位差によりヘテロ接合部に
生じる電界分布は第４図のようになる。第４図ａ
は第二エミツタ層の厚みｗが十分大の場合、同図
ｂは第二エミツタ層の厚みｗが内部電位差により
伸びる空乏層の厚みwdepと等しい場合、同図ｃは
ｗがwdepより小さい場合である。いま、第二エミ
ツタ層の不純物濃度NEがベース層の不純物濃度
NBよりはるかに低いものとすると、周知の理論
により第４図ａ，ｂの場合についてそれぞれ下記
式が成立する。 E(0) nax＝qNE／εsε0wdep ……(2) １／２E(0) naxwdep＝Vbi ……(3) この両式からE(0) naxを消去すると、 NEw2 dep＝2εsε0／ｑVbi ……(4) となる。同様にして第４図ｃの場合は下記式が成
立する。 Enax−Enio＝ｑ／εsε0NEｗ ……(5) Enioｗ＋１／２（Enax−Enio）ｗ＝Vbi ……(6) この両式からEnaxを求めると、 Enax＝qNE／2εsε0ｗ＋Vbi／ｗ ……(7) となる。ただし上記において第二エミツタ層内の
電界最大値をEnax、電界最小値をEnioとしてい
る。 以上の関係を踏まえて、第二エミツタ層の不純
物濃度NEと厚みｗを、(7)式に示す最大電界が許
容最大電界を越えない範囲で(1)式の関係を満たす
ように設定することにより、耐圧を確保しながら
十分高速のスイツチング速度を実現したものであ
る。 なお、第二エミツタ層とベース層の間のヘテロ
接合のビルトインポテンシヤルVbiは下記式(8)で
表わされる。 Vbi＝kT／ｑln〔NENB／ni(T)2〕＋xB−xE／ｑ……(8) ただし、ｋはボルツマン定数、Ｔは絶対温度、
NBはベース層の不純物濃度、ni(T)はベース層の真
性電子密度、xBはベース層の電子親和力、xEは第
二エミツタ層の電子親和力である。(8)式におい
て、右辺第一項は通常のホモ接合におけるのと同
一であり、第二項がヘテロ接合に個有の項であ
る。 具体的に、第二エミツタ層としてＮ型Ga0.7
Al0.3As、ベース層としてｐ型GaAsを選んだ場合
の代表的な不純物濃度の組合せについてVbiの数
値例を示すと下表のとおりである。
本発明によれば、NEw2を必要最小限の値に設
定することによつて、エミツタ・ベース間耐圧を
確保しながら高速スイツチング動作が可能なヘテ
ロ接合バイポーラトランジスタを実現することが
できる。 〔発明の実施例〕 以下本発明の実施例を説明する。GaAlAs−
GaAs系を用いた一実施例の構造を第５図に示
す。これを製造工程に従つて説明すれば、まず高
不純物濃度のn+型GaAs基板１１を出発基板と
し、この上に不純物として例えばSiをドーブした
低不純物濃度のｎ型GaAsコレクタ層１２をエピ
タキシヤル成長させる。これはコレクタ・ベース
間接合をホモ接合とする場合であり、この接合に
もヘテロ接合を導入する場合にはｎ型Ga1-xAlx
As層をエピキシヤル成長させればよい。いずれ
の場合もエピタキシヤル成長にはMBE法又は
MOCVD法を用いることが好ましい。以下の工
程でも同じである。この後、コレクタ層１２上に
不純物として例えばBeをドープした比較的高不
純物濃度のｐ型GaAsベース層１３をエピタキシ
ヤル成長させる。ベース層１３の厚みは高速スイ
ツチング動作を実現するため1000Åないしそれ以
下とすることが好ましい。この後ベース層１３上
に、低不純物濃度のn-型Ga1-xAlxAsからなる第
二エミツタ層１４2、続いて高不純物濃度のn+型
Ga1-xAlxAsからなる第一エミツタ層１４1をエピ
タキシヤル成長させる。いずれも不純物は例えば
Siとする。このとき第二エミツタ層１４2の濃度
と厚みの関係を(1)式を満たすように設定する。最
後にエツチングによりエミツタ中心部を残して周
辺部を除去し、ベース層１３の表面を露出させ
て、コレクタ、ベース、エミツタの各電極１５，
１６，１７を形成して完成する。 より具体的な数値例を挙げて説明する。第二エ
ミツタ層１４2としてバンドギヤツプエネルギ
1.80eVのGa0.7Al0.3As層を用い、そのドナー不純
物濃度をNE＝３×1016cm-3、厚みをｗ＝0.1μｍと
する。一方、ベース層１３としてアクセプタ濃度
NB＝1018cm-3、バンドギヤツプエネルギが1.42eV
であるGaAsを用いる。このとき、常温Ｔ＝300
〓でのビルトインポテンシヤルVbiは、(8)式にお
いてxE＝3.77eV、xB＝4.07eV、ni(T)＝1.101×107
cm-3として、Vbi＝1.52Vとなる。 そこでエミツタ・ベース間の印加電圧がゼロの
とき、もし仮に、低濃度第二エミツタ層が十分に
厚い場合に広がるべき空乏層の厚みwdepおよび最
大電界E(0) naxを(2)、(3)式より求めると、εs＝12.0と
して、wdep＝0.260μｍ、E(0) nax＝1.17×105V／cmと
なる。ところがいまの場合、ｗ＝0.1μｍであるか
らｗ＜wdepとなる。このとき最大電界Enaxは(7)式
から、Enax＝1.75×105V／cmとなる。不純物濃度
NE＝３×1016cm-3に対して接合降服を生じること
なく許容し得る最大電界値は約5.1×105V／cmで
あるから（例えば、S.M.Sge、“Physics of
Semiconductor Devices”、1969、Wiley−
Interscience参照）、上記Enaxはこれより低く、
上記設計例を現実に採用することができる。参考
のため、最大電界Enaxが丁度上述の許容最大電界
となるような印加電圧を求めると、その値は約
3.3Vとなり、実用上十分な耐圧が確保される。 次に別の設計例として、上記と同じ材料を用
い、NE＝1017cm-3、ｗ＝0.1μｍ、NB＝1018cm-3と
した場合を挙げる。このとき、Vbi＝1.55V、wdep
＝0.144μｍ、E(0) nax＝2.16×105V／cmを得る。この
ときｗ＜wdepとなつている。またEnax＝2.30×
105V／cmであるが、1017cm-3の不純物濃度に対応
する許容最大電界は約6.4×105V／cmであるから、
この設計例も現実に採用し得る。先の設計例と同
様、許容される印加電圧を求めると、その値は約
4.0Vとなり、実用上十分である。 以上の二つの設計例を適用したときの数値解析
モデルにより求めたスイツチング特性を第３表に
示す。回路条件は第１表の場合と同じである。
定することによつて、エミツタ・ベース間耐圧を
確保しながら高速スイツチング動作が可能なヘテ
ロ接合バイポーラトランジスタを実現することが
できる。 〔発明の実施例〕 以下本発明の実施例を説明する。GaAlAs−
GaAs系を用いた一実施例の構造を第５図に示
す。これを製造工程に従つて説明すれば、まず高
不純物濃度のn+型GaAs基板１１を出発基板と
し、この上に不純物として例えばSiをドーブした
低不純物濃度のｎ型GaAsコレクタ層１２をエピ
タキシヤル成長させる。これはコレクタ・ベース
間接合をホモ接合とする場合であり、この接合に
もヘテロ接合を導入する場合にはｎ型Ga1-xAlx
As層をエピキシヤル成長させればよい。いずれ
の場合もエピタキシヤル成長にはMBE法又は
MOCVD法を用いることが好ましい。以下の工
程でも同じである。この後、コレクタ層１２上に
不純物として例えばBeをドープした比較的高不
純物濃度のｐ型GaAsベース層１３をエピタキシ
ヤル成長させる。ベース層１３の厚みは高速スイ
ツチング動作を実現するため1000Åないしそれ以
下とすることが好ましい。この後ベース層１３上
に、低不純物濃度のn-型Ga1-xAlxAsからなる第
二エミツタ層１４2、続いて高不純物濃度のn+型
Ga1-xAlxAsからなる第一エミツタ層１４1をエピ
タキシヤル成長させる。いずれも不純物は例えば
Siとする。このとき第二エミツタ層１４2の濃度
と厚みの関係を(1)式を満たすように設定する。最
後にエツチングによりエミツタ中心部を残して周
辺部を除去し、ベース層１３の表面を露出させ
て、コレクタ、ベース、エミツタの各電極１５，
１６，１７を形成して完成する。 より具体的な数値例を挙げて説明する。第二エ
ミツタ層１４2としてバンドギヤツプエネルギ
1.80eVのGa0.7Al0.3As層を用い、そのドナー不純
物濃度をNE＝３×1016cm-3、厚みをｗ＝0.1μｍと
する。一方、ベース層１３としてアクセプタ濃度
NB＝1018cm-3、バンドギヤツプエネルギが1.42eV
であるGaAsを用いる。このとき、常温Ｔ＝300
〓でのビルトインポテンシヤルVbiは、(8)式にお
いてxE＝3.77eV、xB＝4.07eV、ni(T)＝1.101×107
cm-3として、Vbi＝1.52Vとなる。 そこでエミツタ・ベース間の印加電圧がゼロの
とき、もし仮に、低濃度第二エミツタ層が十分に
厚い場合に広がるべき空乏層の厚みwdepおよび最
大電界E(0) naxを(2)、(3)式より求めると、εs＝12.0と
して、wdep＝0.260μｍ、E(0) nax＝1.17×105V／cmと
なる。ところがいまの場合、ｗ＝0.1μｍであるか
らｗ＜wdepとなる。このとき最大電界Enaxは(7)式
から、Enax＝1.75×105V／cmとなる。不純物濃度
NE＝３×1016cm-3に対して接合降服を生じること
なく許容し得る最大電界値は約5.1×105V／cmで
あるから（例えば、S.M.Sge、“Physics of
Semiconductor Devices”、1969、Wiley−
Interscience参照）、上記Enaxはこれより低く、
上記設計例を現実に採用することができる。参考
のため、最大電界Enaxが丁度上述の許容最大電界
となるような印加電圧を求めると、その値は約
3.3Vとなり、実用上十分な耐圧が確保される。 次に別の設計例として、上記と同じ材料を用
い、NE＝1017cm-3、ｗ＝0.1μｍ、NB＝1018cm-3と
した場合を挙げる。このとき、Vbi＝1.55V、wdep
＝0.144μｍ、E(0) nax＝2.16×105V／cmを得る。この
ときｗ＜wdepとなつている。またEnax＝2.30×
105V／cmであるが、1017cm-3の不純物濃度に対応
する許容最大電界は約6.4×105V／cmであるから、
この設計例も現実に採用し得る。先の設計例と同
様、許容される印加電圧を求めると、その値は約
4.0Vとなり、実用上十分である。 以上の二つの設計例を適用したときの数値解析
モデルにより求めたスイツチング特性を第３表に
示す。回路条件は第１表の場合と同じである。
【表】
これらの結果を先の第１表と比較すれば明らか
なように、スイツチング速度は、タイプＢに比べ
て若干劣るがタイプＡよりはるかに優れたものと
なつている。しかもタイプＢではエミツタ・ベー
ス間耐圧の確保が困難であるのに対し、本実施例
では実用上十分な耐圧確保が容易である。 なお本発明は上記実施例に限られるものではな
い。例えば半導体材料の組合せとして、広バンド
ギヤツプのエミツタ層にGap、狭バンドギヤツプ
のベース層にSiを用いてもよいし、また広バンド
ギヤツプのエミツタ層にGaAs、狭バンドギヤツ
プのベース層にGlを用いることもできる。
なように、スイツチング速度は、タイプＢに比べ
て若干劣るがタイプＡよりはるかに優れたものと
なつている。しかもタイプＢではエミツタ・ベー
ス間耐圧の確保が困難であるのに対し、本実施例
では実用上十分な耐圧確保が容易である。 なお本発明は上記実施例に限られるものではな
い。例えば半導体材料の組合せとして、広バンド
ギヤツプのエミツタ層にGap、狭バンドギヤツプ
のベース層にSiを用いてもよいし、また広バンド
ギヤツプのエミツタ層にGaAs、狭バンドギヤツ
プのベース層にGlを用いることもできる。
第１図は従来のヘテロ接合バイポーラトランジ
スタの一例を示す図、第２図はトランジスタのス
イツチング特性を説明するための図、第３図は同
じくスイツチング特性を求めるための回路図、第
４図ａ〜ｃは本発明の特徴を説明するための不純
物濃度分布と電界分布を示す図、第５図は本発明
の一実施例のヘテロ接合バイポーラトランジスタ
を示す図である。 １１……n+型GaAs基板、１２……ｎ型GaAs
コレクタ層、１３……ｐ型GaAsベース層、１４1
……n+型Ga1-xAlxAs第一エミツタ層、１４2……
n-型Ga1-xAlxAs第二エミツタ層、１５〜１７…
………電極。
スタの一例を示す図、第２図はトランジスタのス
イツチング特性を説明するための図、第３図は同
じくスイツチング特性を求めるための回路図、第
４図ａ〜ｃは本発明の特徴を説明するための不純
物濃度分布と電界分布を示す図、第５図は本発明
の一実施例のヘテロ接合バイポーラトランジスタ
を示す図である。 １１……n+型GaAs基板、１２……ｎ型GaAs
コレクタ層、１３……ｐ型GaAsベース層、１４1
……n+型Ga1-xAlxAs第一エミツタ層、１４2……
n-型Ga1-xAlxAs第二エミツタ層、１５〜１７…
………電極。
Claims (1)
- 【特許請求の範囲】 １ エミツタ層がベース層よりバンドギヤツプの
広い半導体材料により、電極側にある高不純物濃
度の第一エミツタ層とベース側にある低不純物濃
度の第二エミツタ層から構成されており、かつベ
ース層の不純物濃度が第二エミツタ層のそれより
高いヘテロ接合バイポーラトランジスタにおい
て、前記第二エミツタ層の不純物濃度NEと厚み
ｗの関係を、印加電圧ゼロの状態での第二エミツ
タ層内の最大電界 Enax＝qNB／2εsε0ｗ＋Vbi／ｗ が許容最大電界を越えない範囲で、 NBw2≦2εsε0／ｑVbi を満たすように設定したことを特徴とするヘテロ
接合バイポーラトランジスタ。 ただし上式において、 ｑ：電子電荷絶対値 ε0：真空の誘電率 εs：第二エミツタ層の比誘電率 Vbi：第二エミツタ層とベース層が形成するヘテ
ロ接合のビルトインポテンシヤル ２ エミツタ層がGa1-xAlxAs、ベース層が
GaAs、コレクタ層がGaAs又はGaAlAsである特
許請求の範囲第１項記載のヘテロ接合バイポーラ
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340416A JPH03179748A (ja) | 1990-11-30 | 1990-11-30 | ヘテロ接合バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2340416A JPH03179748A (ja) | 1990-11-30 | 1990-11-30 | ヘテロ接合バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03179748A JPH03179748A (ja) | 1991-08-05 |
| JPH0572101B2 true JPH0572101B2 (ja) | 1993-10-08 |
Family
ID=18336742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2340416A Granted JPH03179748A (ja) | 1990-11-30 | 1990-11-30 | ヘテロ接合バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03179748A (ja) |
-
1990
- 1990-11-30 JP JP2340416A patent/JPH03179748A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03179748A (ja) | 1991-08-05 |
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