JPH0572748B2 - - Google Patents
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- Publication number
- JPH0572748B2 JPH0572748B2 JP19800184A JP19800184A JPH0572748B2 JP H0572748 B2 JPH0572748 B2 JP H0572748B2 JP 19800184 A JP19800184 A JP 19800184A JP 19800184 A JP19800184 A JP 19800184A JP H0572748 B2 JPH0572748 B2 JP H0572748B2
- Authority
- JP
- Japan
- Prior art keywords
- internal
- wiring
- layer wiring
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000005259 measurement Methods 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は集積回路の形成方法、特に多層配線を
用いた半導体集積回路装置の配線構造の形成方法
に関するものである。
用いた半導体集積回路装置の配線構造の形成方法
に関するものである。
（従来の技術）
従来、多層配線を用いた半導体装置において、
コンタクト部を介して第１層配線により内部回路
に接続されている内部素子の特性を知りたい場
合、通常、回路に用いられている内部素子の周辺
には他の内部素子が密集して形成されているた
め、第１層配線をマスタースライス用配線に変更
しても、測定用パツドを置くことができず、特性
を測定できなかつた。そのため、第３図に示すよ
うに、コンタクト部１２を介して第１層配線１３
により内部回路に接続されている内部素子１１と
同じ素子を、内部回路に電気的に接続されない単
独の測定用素子１４として、特別に形成する必要
があつた。測定用素子１４はコンタクト部１５に
おいて第１層配線１６に接続され、さらにスルー
ホール部１７を介して第２層配線１８に接続さ
れ、第２層配線１８を測定用端子として用い、特
性を測定していた。
コンタクト部を介して第１層配線により内部回路
に接続されている内部素子の特性を知りたい場
合、通常、回路に用いられている内部素子の周辺
には他の内部素子が密集して形成されているた
め、第１層配線をマスタースライス用配線に変更
しても、測定用パツドを置くことができず、特性
を測定できなかつた。そのため、第３図に示すよ
うに、コンタクト部１２を介して第１層配線１３
により内部回路に接続されている内部素子１１と
同じ素子を、内部回路に電気的に接続されない単
独の測定用素子１４として、特別に形成する必要
があつた。測定用素子１４はコンタクト部１５に
おいて第１層配線１６に接続され、さらにスルー
ホール部１７を介して第２層配線１８に接続さ
れ、第２層配線１８を測定用端子として用い、特
性を測定していた。
（発明が解決しようとする問題点）
これは、チツプサイズが大きくなる原因とな
り、しかも、内部回路に用いられている素子の特
性の同一ではなく正確さに欠けており、内部回路
の素子特性を精度よく知ることができないという
欠点があつた。
り、しかも、内部回路に用いられている素子の特
性の同一ではなく正確さに欠けており、内部回路
の素子特性を精度よく知ることができないという
欠点があつた。
本発明の目的は、内部回路の素子特性を正確に
測定することができる配線構造を備えた集積回路
の形成方法を提供することである。
測定することができる配線構造を備えた集積回路
の形成方法を提供することである。
（問題点を解決するための手段）
本発明の集積回路の形成方法は、基板に形成さ
れた複数の内部素子のそれぞれに接続された複数
の第１層配線を形成する工程と、少なくとも１つ
は前記複数の第１層配線に接続されて特性測定用
パツドと一体形成され少なくとももう１つは前記
複数の第１層配線同士を接続することにより内部
回路を構成する複数の第２層配線を形成する工程
とを有することを特徴とする。
れた複数の内部素子のそれぞれに接続された複数
の第１層配線を形成する工程と、少なくとも１つ
は前記複数の第１層配線に接続されて特性測定用
パツドと一体形成され少なくとももう１つは前記
複数の第１層配線同士を接続することにより内部
回路を構成する複数の第２層配線を形成する工程
とを有することを特徴とする。
（実施例）
以下、図面を参照しながら本発明の実施例を詳
細に説明する。
細に説明する。
第１図ａ，ｂは本発明の一実施例を説明する半
導体集積回路装置の内部配線の概略平面図であ
る。第１図ａに示す内部素子１において、この素
子を構成するための領域のコンタクト部２は、第
１層配線３、スルーホール部４、第２層配線５お
よびスルーホール部６を介して第１層配線７に電
気的に接続されており、これにより内部素子１は
回路の他の内部素子の接続されて回路機能を果た
すことができる。
導体集積回路装置の内部配線の概略平面図であ
る。第１図ａに示す内部素子１において、この素
子を構成するための領域のコンタクト部２は、第
１層配線３、スルーホール部４、第２層配線５お
よびスルーホール部６を介して第１層配線７に電
気的に接続されており、これにより内部素子１は
回路の他の内部素子の接続されて回路機能を果た
すことができる。
ここで、内部素子１の特性を測定するために、
第１図ａの第２層配線５を、第１図ｂのようにマ
スタースライス用第２層配線８に変更している。
これにより、内部素子１は内部回路から電気的に
分離され、単独で内部素子９の特性を正確に測定
することができる。
第１図ａの第２層配線５を、第１図ｂのようにマ
スタースライス用第２層配線８に変更している。
これにより、内部素子１は内部回路から電気的に
分離され、単独で内部素子９の特性を正確に測定
することができる。
第２図は本発明の他の実施例を説明するウエハ
ーの概略平面図である。第１図に示すマスタース
ライス用第２層配線８のパターンをあらかじめ第
２層配線のフオトリソグラフイー工程に用いるマ
スクの一部に挿入しておくことにより、第２層配
線を形成する工程と同時に、ウエハー９の一部の
チツプ１０をマスタースライス用第２層配線８で
形成でき、チツプ１０は測定用チツプとして内部
素子の特性を測定することができる。
ーの概略平面図である。第１図に示すマスタース
ライス用第２層配線８のパターンをあらかじめ第
２層配線のフオトリソグラフイー工程に用いるマ
スクの一部に挿入しておくことにより、第２層配
線を形成する工程と同時に、ウエハー９の一部の
チツプ１０をマスタースライス用第２層配線８で
形成でき、チツプ１０は測定用チツプとして内部
素子の特性を測定することができる。
（発明の効果）
以上のように、本発明による多層配線構造を持
つ半導体集積回路装置は、回路に用いられている
内部素子の特性を直接測定でき、また特別な測定
用素子を形成する必要もなく、チツプサイズも小
さくすることができる。
つ半導体集積回路装置は、回路に用いられている
内部素子の特性を直接測定でき、また特別な測定
用素子を形成する必要もなく、チツプサイズも小
さくすることができる。
第１図ａ，ｂは本発明の一実施例を説明する半
導体集積回路装置の内部配線の概略平面図、第２
図は本発明の他の実施例を説明するウエハーの概
略平面図、第３図は従来技術を説明する半導体集
積回路装置の内部配線の概略平面図である。 １，１１……内部素子、２，１２，１５……コ
ンタクト部、３，７，１３，１６……第１層配
線、４，６，１７……スルーホール、５，１８…
…第２層配線、８……マスウタースライス用第２
層配線、９……ウエハー、１０……マスタースラ
イス用第２層配線を用いて形成されたチツプ、１
４……測定用素子。
導体集積回路装置の内部配線の概略平面図、第２
図は本発明の他の実施例を説明するウエハーの概
略平面図、第３図は従来技術を説明する半導体集
積回路装置の内部配線の概略平面図である。 １，１１……内部素子、２，１２，１５……コ
ンタクト部、３，７，１３，１６……第１層配
線、４，６，１７……スルーホール、５，１８…
…第２層配線、８……マスウタースライス用第２
層配線、９……ウエハー、１０……マスタースラ
イス用第２層配線を用いて形成されたチツプ、１
４……測定用素子。
Claims (1)
- １ 基板に形成された複数の内部素子のそれぞれ
に接続された複数の第１層配線を形成する工程
と、少なくとも１つは前記複数の第１層配線に接
続されて特性測定用パツドと一体形成され少なく
とももう１つは前記複数の第１層配線同士を接続
することにより内部回路を構成する複数の第２層
配線を形成する工程とを有することを特徴とする
集積回路の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19800184A JPS6175543A (ja) | 1984-09-21 | 1984-09-21 | 集積回路の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19800184A JPS6175543A (ja) | 1984-09-21 | 1984-09-21 | 集積回路の形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6175543A JPS6175543A (ja) | 1986-04-17 |
| JPH0572748B2 true JPH0572748B2 (ja) | 1993-10-12 |
Family
ID=16383860
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19800184A Granted JPS6175543A (ja) | 1984-09-21 | 1984-09-21 | 集積回路の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6175543A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0474438U (ja) * | 1990-11-09 | 1992-06-30 |
-
1984
- 1984-09-21 JP JP19800184A patent/JPS6175543A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6175543A (ja) | 1986-04-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |