JPH0574667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0574667A JPH0574667A JP23786591A JP23786591A JPH0574667A JP H0574667 A JPH0574667 A JP H0574667A JP 23786591 A JP23786591 A JP 23786591A JP 23786591 A JP23786591 A JP 23786591A JP H0574667 A JPH0574667 A JP H0574667A
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- semiconductor
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Abstract
(57)【要約】
【目的】 本発明は、半導体装置の製造方法に関し、エ
ピタキシャル成長を行わずに埋込み拡散層を有するＳＯ
Ｉデバイスを製造することのできる方法の提供を目的と
する。 【構成】 不純物拡散層５，６と位置合わせマーク３を
予め形成した半導体基板１を、それらを形成した面上に
形成した絶縁膜７を介して支持基板８と張合わせ、所望
の厚さに研削して埋込み拡散層５，６と位置合わせマー
ク３を有するＳＯＩ基板を作製する。
ピタキシャル成長を行わずに埋込み拡散層を有するＳＯ
Ｉデバイスを製造することのできる方法の提供を目的と
する。 【構成】 不純物拡散層５，６と位置合わせマーク３を
予め形成した半導体基板１を、それらを形成した面上に
形成した絶縁膜７を介して支持基板８と張合わせ、所望
の厚さに研削して埋込み拡散層５，６と位置合わせマー
ク３を有するＳＯＩ基板を作製する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関する。より詳しく言えば、本発明は、埋込み拡散層
を有するＳＯＩデバイスの製造方法に関する。
に関する。より詳しく言えば、本発明は、埋込み拡散層
を有するＳＯＩデバイスの製造方法に関する。
【０００２】
【従来の技術】従来、埋込み拡散層を有するＳＯＩデバ
イスの製造に際しては、図２に示すように、支持基板２
２上に絶縁膜２３を介して素子基板２４が位置するＳＯ
Ｉ基板２１（図２（ａ））を作製後に、不純物拡散を行
って拡散層２５，２６，２７を形成し（図２（ｂ））、
素子基板２４上にエピタキシャル層２８を成長させて
（図２（ｃ））埋込み拡散層３０，３１，３２を形成し
ていた。
イスの製造に際しては、図２に示すように、支持基板２
２上に絶縁膜２３を介して素子基板２４が位置するＳＯ
Ｉ基板２１（図２（ａ））を作製後に、不純物拡散を行
って拡散層２５，２６，２７を形成し（図２（ｂ））、
素子基板２４上にエピタキシャル層２８を成長させて
（図２（ｃ））埋込み拡散層３０，３１，３２を形成し
ていた。
【０００３】
【発明が解決しようとする課題】従来の方法は、上述の
ように埋込み拡散層の形成のためにエピタキシャル成長
を利用することが必要なことから、製造時間が長くてし
かも製造費用のかかる方法であった。
ように埋込み拡散層の形成のためにエピタキシャル成長
を利用することが必要なことから、製造時間が長くてし
かも製造費用のかかる方法であった。
【０００４】本発明は、エピタキシャル成長を行わずに
埋込み拡散層を有するＳＯＩデバイスを製造することが
できる方法を提供することを目的とする。
埋込み拡散層を有するＳＯＩデバイスを製造することが
できる方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、ＳＯＩ基板の素子基板を構成すべき半導体
に、不純物拡散層と、凹部を形成してその表面を酸化
し、残りの空間を埋めて作られた位置合わせマークとを
予め形成しておき、これらを形成した面上に適当な膜厚
の絶縁膜を形成後、この絶縁膜を介して当該半導体を支
持基板と張合わせ、この半導体を所望の厚さに研削して
素子基板を形成して、埋込み不純物拡散層と位置合わせ
マークとを有するＳＯＩ基板を作製する工程を含むこと
を特徴とする。
造方法は、ＳＯＩ基板の素子基板を構成すべき半導体
に、不純物拡散層と、凹部を形成してその表面を酸化
し、残りの空間を埋めて作られた位置合わせマークとを
予め形成しておき、これらを形成した面上に適当な膜厚
の絶縁膜を形成後、この絶縁膜を介して当該半導体を支
持基板と張合わせ、この半導体を所望の厚さに研削して
素子基板を形成して、埋込み不純物拡散層と位置合わせ
マークとを有するＳＯＩ基板を作製する工程を含むこと
を特徴とする。
【０００６】本発明の方法では、張合わせＳＯＩ技術を
利用してＳＯＩ基板を作製する。すなわち、素子基板側
に予め不純物拡散層及び位置合わせマークを形成してお
いて、この素子基板を絶縁膜を介して支持基板と張合わ
せることによりＳＯＩ基板を作製する。
利用してＳＯＩ基板を作製する。すなわち、素子基板側
に予め不純物拡散層及び位置合わせマークを形成してお
いて、この素子基板を絶縁膜を介して支持基板と張合わ
せることによりＳＯＩ基板を作製する。
【０００７】素子基板を構成すべきシリコンのような半
導体に予め形成される拡散層の、ヒ素（Ａｓ）、アンチ
モン（Ｓｂ）、ホウ素（Ｂ）等の不純物は、イオン注入
法、固相拡散法、気相拡散法等の公知のいずれの方法で
拡散させることもできる。拡散層の不純物は、後に説明
する素子基板と支持基板との張合わせのための加熱時に
更に拡散する。そこで、予め形成する拡散層は、このこ
とを考慮に入れて形成しておくべきである。
導体に予め形成される拡散層の、ヒ素（Ａｓ）、アンチ
モン（Ｓｂ）、ホウ素（Ｂ）等の不純物は、イオン注入
法、固相拡散法、気相拡散法等の公知のいずれの方法で
拡散させることもできる。拡散層の不純物は、後に説明
する素子基板と支持基板との張合わせのための加熱時に
更に拡散する。そこで、予め形成する拡散層は、このこ
とを考慮に入れて形成しておくべきである。
【０００８】位置合わせマークは、素子基板を構成すべ
き半導体に凹部を形成し、その表面を酸化し、そして残
りの空間を埋めて作られる。凹部は、水酸化カリウム水
溶液でのエッチングによって形成することのできるよう
なＶ字状の溝（シリコン半導体に有効）や、異方性エッ
チングにより形成することのできるようなＵ字状の溝等
でよい。形成する凹部の深さは、でき上がったＳＯＩ基
板において所望の厚さに研削された素子基板の表面に、
位置合わせマークの凹部の識別可能な先端部分（これは
凹部の底の方の部分に相当する）が露出するような深さ
である。凹部の深さは、例えば、水酸化カリウム水溶液
でのエッチングによりＶ字状の溝を形成する場合にはレ
ジスト開口部の幅によって、また異方性エッチングでＵ
字状の溝を形成する場合にはエッチングを行う時間によ
って、容易に調節することができる。
き半導体に凹部を形成し、その表面を酸化し、そして残
りの空間を埋めて作られる。凹部は、水酸化カリウム水
溶液でのエッチングによって形成することのできるよう
なＶ字状の溝（シリコン半導体に有効）や、異方性エッ
チングにより形成することのできるようなＵ字状の溝等
でよい。形成する凹部の深さは、でき上がったＳＯＩ基
板において所望の厚さに研削された素子基板の表面に、
位置合わせマークの凹部の識別可能な先端部分（これは
凹部の底の方の部分に相当する）が露出するような深さ
である。凹部の深さは、例えば、水酸化カリウム水溶液
でのエッチングによりＶ字状の溝を形成する場合にはレ
ジスト開口部の幅によって、また異方性エッチングでＵ
字状の溝を形成する場合にはエッチングを行う時間によ
って、容易に調節することができる。
【０００９】形成した凹部は、表面を酸化してそこに酸
化膜を形成する。この酸化膜を厚くすると、大きな応力
が発生して破壊の原因となりかねず、また薄くすると、
局部的に素子基板の半導体と凹部の空間を埋めた材料と
がつながって容量が変化してしまう恐れがある。そのた
め、例えばシリコン半導体の場合には、一般には２００
０〜４０００Å程度、好ましくは３０００Å前後とする
のが適当である。
化膜を形成する。この酸化膜を厚くすると、大きな応力
が発生して破壊の原因となりかねず、また薄くすると、
局部的に素子基板の半導体と凹部の空間を埋めた材料と
がつながって容量が変化してしまう恐れがある。そのた
め、例えばシリコン半導体の場合には、一般には２００
０〜４０００Å程度、好ましくは３０００Å前後とする
のが適当である。
【００１０】酸化して表面に酸化膜を形成した位置合わ
せマークの凹部の空間は、例えばポリシリコンで都合よ
く埋めることができる。
せマークの凹部の空間は、例えばポリシリコンで都合よ
く埋めることができる。
【００１１】素子基板を構成すべき半導体に形成される
不純物拡散層と位置合わせマークは、どのような順序で
形成しても差支えない。位置合わせマークを先に形成し
た場合には、後に形成する拡散層の位置をこのマークを
基準として定めることができる。
不純物拡散層と位置合わせマークは、どのような順序で
形成しても差支えない。位置合わせマークを先に形成し
た場合には、後に形成する拡散層の位置をこのマークを
基準として定めることができる。
【００１２】先に言及したように、本発明の方法におい
ては、拡散層と位置合わせマークを予め形成した半導体
の面を、張合わせＳＯＩ技術を利用して支持基板へ絶縁
膜を介して張合わせる。このため、拡散層と位置合わせ
マークの形成された半導体面には、ＳＯＩ基板の絶縁膜
として有効な厚さの絶縁膜がなければならない。シリコ
ン酸化膜の如き絶縁膜は、拡散層及び位置合わせマーク
を形成後に、半導体上の余分な厚さの絶縁膜を研削し、
あるいは厚さが不足している場合にはこれを補って、必
要な厚さにすることができる。支持基板へ張合わせるべ
き用意のできた絶縁膜表面は、支持基板と十分に密着さ
せるために、段差等のない平坦なものであるべきことは
言うまでもない。支持基板と素子基板用の半導体とは、
両者を接触させて、例えば１１００℃程度の温度で約２
時間加熱することにより、都合よく張合わせることがで
きる。
ては、拡散層と位置合わせマークを予め形成した半導体
の面を、張合わせＳＯＩ技術を利用して支持基板へ絶縁
膜を介して張合わせる。このため、拡散層と位置合わせ
マークの形成された半導体面には、ＳＯＩ基板の絶縁膜
として有効な厚さの絶縁膜がなければならない。シリコ
ン酸化膜の如き絶縁膜は、拡散層及び位置合わせマーク
を形成後に、半導体上の余分な厚さの絶縁膜を研削し、
あるいは厚さが不足している場合にはこれを補って、必
要な厚さにすることができる。支持基板へ張合わせるべ
き用意のできた絶縁膜表面は、支持基板と十分に密着さ
せるために、段差等のない平坦なものであるべきことは
言うまでもない。支持基板と素子基板用の半導体とは、
両者を接触させて、例えば１１００℃程度の温度で約２
時間加熱することにより、都合よく張合わせることがで
きる。
【００１３】支持基板に張合わせた半導体は、素子基板
として必要とされる厚さまで研削して素子基板を形成す
ることができる。半導体の研削あるいは研磨は、エッチ
ングによる方法、研磨材による方法等により行うことが
できる。
として必要とされる厚さまで研削して素子基板を形成す
ることができる。半導体の研削あるいは研磨は、エッチ
ングによる方法、研磨材による方法等により行うことが
できる。
【００１４】研削された素子基板の表面には、位置合わ
せマークの凹部の先端部分（すなわち凹部の底の方の部
分）の酸化物が露出する。この露出された酸化物は、顕
微鏡による検査等によって周囲の半導体から容易に識別
可能であって、ＳＯＩデバイスを製造するための以降の
工程（拡散、エッチング等）の位置合わせの基準となる
マークとして用いることができる。
せマークの凹部の先端部分（すなわち凹部の底の方の部
分）の酸化物が露出する。この露出された酸化物は、顕
微鏡による検査等によって周囲の半導体から容易に識別
可能であって、ＳＯＩデバイスを製造するための以降の
工程（拡散、エッチング等）の位置合わせの基準となる
マークとして用いることができる。
【００１５】
【作用】不純物拡散層と位置合わせマークを予め形成し
た半導体の面上に適当な膜厚の絶縁膜を形成後、この絶
縁膜を介して当該半導体を支持基板と張合わせること
は、不純物拡散層が埋込まれたＳＯＩ基板をエピタキシ
ャル成長を行うことなしに作製するのを可能にする。
た半導体の面上に適当な膜厚の絶縁膜を形成後、この絶
縁膜を介して当該半導体を支持基板と張合わせること
は、不純物拡散層が埋込まれたＳＯＩ基板をエピタキシ
ャル成長を行うことなしに作製するのを可能にする。
【００１６】ＳＯＩ基板の素子基板を構成すべき半導体
に形成された凹部の表面に形成される酸化膜は、この半
導体を支持基板と張合わせてから研削することにより素
子基板の表面に露出されて、周囲の半導体から識別可能
となり、それによってＳＯＩデバイスを製造する以降の
工程の位置合わせのためのマークとして働く。従来のよ
うにエピタキシャル成長を利用して埋込み拡散層を形成
する場合には、その上にエピタキシャル膜の成長しない
絶縁膜を残しておいて、この絶縁膜をエピタキシャル膜
を成長させて埋込み拡散層を形成後の工程の位置合わせ
マークとして利用することができる。ところが、張合わ
せＳＯＩ技術を利用して埋込み拡散層を形成する本発明
の場合には、素子基板表面は張合わせ後に半導体を適当
な厚さに研削してできた面であるため、表面上に位置合
わせマークとして利用できるものは何も残らない。そこ
で、研削後に表面に露出した、周囲の半導体から識別可
能な酸化物が、ＳＯＩデバイスの以降の製造工程で位置
合わせマークとして有効に働くことになる。
に形成された凹部の表面に形成される酸化膜は、この半
導体を支持基板と張合わせてから研削することにより素
子基板の表面に露出されて、周囲の半導体から識別可能
となり、それによってＳＯＩデバイスを製造する以降の
工程の位置合わせのためのマークとして働く。従来のよ
うにエピタキシャル成長を利用して埋込み拡散層を形成
する場合には、その上にエピタキシャル膜の成長しない
絶縁膜を残しておいて、この絶縁膜をエピタキシャル膜
を成長させて埋込み拡散層を形成後の工程の位置合わせ
マークとして利用することができる。ところが、張合わ
せＳＯＩ技術を利用して埋込み拡散層を形成する本発明
の場合には、素子基板表面は張合わせ後に半導体を適当
な厚さに研削してできた面であるため、表面上に位置合
わせマークとして利用できるものは何も残らない。そこ
で、研削後に表面に露出した、周囲の半導体から識別可
能な酸化物が、ＳＯＩデバイスの以降の製造工程で位置
合わせマークとして有効に働くことになる。
【００１７】
【実施例】次に、一つの実施例により本発明を更に説明
する。図１（ａ)(この図は、後に支持基板へ張合わせる
用意のできた素子基板を図示していることに注意された
い）に示すように、位置合わせマークを形成すべき位置
に露出シリコンの領域を残してレジストを施し、ＫＯＨ
水溶液でエッチングを行って、素子基板用シリコン１に
深さ約２μｍのＶ字状の溝２を形成した。この溝の表面
に、熱酸化により約３０００Å程度のシリコン酸化膜３
を形成した。レジストを除去し、そして溝２の空間を埋
めるため全面にポリシリコンを堆積させてからエッチバ
ックして余分のポリシリコンを除去し、溝２の空間にポ
リシリコン４を残した。
する。図１（ａ)(この図は、後に支持基板へ張合わせる
用意のできた素子基板を図示していることに注意された
い）に示すように、位置合わせマークを形成すべき位置
に露出シリコンの領域を残してレジストを施し、ＫＯＨ
水溶液でエッチングを行って、素子基板用シリコン１に
深さ約２μｍのＶ字状の溝２を形成した。この溝の表面
に、熱酸化により約３０００Å程度のシリコン酸化膜３
を形成した。レジストを除去し、そして溝２の空間を埋
めるため全面にポリシリコンを堆積させてからエッチバ
ックして余分のポリシリコンを除去し、溝２の空間にポ
リシリコン４を残した。
【００１８】次に、素子基板用シリコン１に、シリコン
酸化膜３の位置合わせマークに合わせたパターンにより
ｐ型及びｎ型の不純物拡散層を形成した。ｐ型拡散層５
は、ホウ素を６０keV の加速エネルギーで１×１０14／
cm3 イオン注入して形成し、またｎ型拡散層６は、ヒ素
を７０keV の加速エネルギーで５×１０15／cm3 イオン
注入して形成した。
酸化膜３の位置合わせマークに合わせたパターンにより
ｐ型及びｎ型の不純物拡散層を形成した。ｐ型拡散層５
は、ホウ素を６０keV の加速エネルギーで１×１０14／
cm3 イオン注入して形成し、またｎ型拡散層６は、ヒ素
を７０keV の加速エネルギーで５×１０15／cm3 イオン
注入して形成した。
【００１９】シリコン酸化膜３の位置合わせマークと不
純物拡散層５，６を形成したシリコンの面上に、ＳＯＩ
基板の絶縁膜として有効な厚さ１μｍの平坦なシリコン
酸化膜７を形成した。
純物拡散層５，６を形成したシリコンの面上に、ＳＯＩ
基板の絶縁膜として有効な厚さ１μｍの平坦なシリコン
酸化膜７を形成した。
【００２０】図１（ｂ）に示すように、素子基板１を酸
化膜７を介して支持基板８と密着させ、１１００℃の温
度で２時間加熱して、素子基板１と支持基板８とを完全
に張合わせた。
化膜７を介して支持基板８と密着させ、１１００℃の温
度で２時間加熱して、素子基板１と支持基板８とを完全
に張合わせた。
【００２１】次いで、素子基板１を図１（ｃ）に示すよ
うに所望の厚さ（約２μｍ）まで研削して位置合わせマ
ーク３を露出させた。そして素子基板の周辺の研削を行
って、ＳＯＩ基板を仕上げした。
うに所望の厚さ（約２μｍ）まで研削して位置合わせマ
ーク３を露出させた。そして素子基板の周辺の研削を行
って、ＳＯＩ基板を仕上げした。
【００２２】こうして作製した、埋込み拡散層と位置合
わせマークを有するＳＯＩ基板を使って、拡散、エッチ
ング等の後の工程を行い、所望のＳＯＩデバイスを製造
することができた。
わせマークを有するＳＯＩ基板を使って、拡散、エッチ
ング等の後の工程を行い、所望のＳＯＩデバイスを製造
することができた。
【００２３】
【発明の効果】以上説明したように、本発明の方法によ
れば、時間と費用の両方がかかるエピタキシャル成長を
行わずに、埋込み拡散層と、後の拡散、エッチング等の
工程において位置合わせの基準として利用できる位置合
わせマークとを有するＳＯＩ基板を作製して、埋込み拡
散層を有するＳＯＩデバイスを製造することができる。
すなわち、本発明の方法によって、容易に、且つエピタ
キシャル成長を行うよりも短い時間で、埋込み拡散層を
有するＳＯＩデバイスを製造することができ、しかもこ
の方法は素子基板の半導体のエピタキシャル成長を行う
ものに比べて製造費を低減することができる。
れば、時間と費用の両方がかかるエピタキシャル成長を
行わずに、埋込み拡散層と、後の拡散、エッチング等の
工程において位置合わせの基準として利用できる位置合
わせマークとを有するＳＯＩ基板を作製して、埋込み拡
散層を有するＳＯＩデバイスを製造することができる。
すなわち、本発明の方法によって、容易に、且つエピタ
キシャル成長を行うよりも短い時間で、埋込み拡散層を
有するＳＯＩデバイスを製造することができ、しかもこ
の方法は素子基板の半導体のエピタキシャル成長を行う
ものに比べて製造費を低減することができる。
【図１】本発明の半導体装置の製造方法の実施例を説明
する図であって、（ａ）は位置合わせマーク、不純物拡
散層、そしてＳＯＩ基板の絶縁膜を構成するシリコン酸
化膜を形成した素子基板を示す断面図であり、（ｂ）は
素子基板をシリコン酸化膜を介して支持基板へ張合わせ
たところを示す断面図であり、（ｃ）は支持基板のシリ
コンを研削して仕上げした、位置合わせマークの露出し
たＳＯＩ基板を示す断面図である。
する図であって、（ａ）は位置合わせマーク、不純物拡
散層、そしてＳＯＩ基板の絶縁膜を構成するシリコン酸
化膜を形成した素子基板を示す断面図であり、（ｂ）は
素子基板をシリコン酸化膜を介して支持基板へ張合わせ
たところを示す断面図であり、（ｃ）は支持基板のシリ
コンを研削して仕上げした、位置合わせマークの露出し
たＳＯＩ基板を示す断面図である。
【図２】エピタキシャル成長を利用して埋込み拡散層を
有するＳＯＩ基板を作製する従来の方法を説明する図で
あって、（ａ）は支持基板上に絶縁膜を介して素子基板
の位置するＳＯＩ基板を示す断面図であり、（ｂ）は不
純物拡散層を形成したＳＯＩ基板を示す断面図であり、
（ｃ）は素子基板のシリコン上にエピタキシャル層を成
長させて埋込み拡散層を形成したＳＯＩ基板を示す断面
図である。
有するＳＯＩ基板を作製する従来の方法を説明する図で
あって、（ａ）は支持基板上に絶縁膜を介して素子基板
の位置するＳＯＩ基板を示す断面図であり、（ｂ）は不
純物拡散層を形成したＳＯＩ基板を示す断面図であり、
（ｃ）は素子基板のシリコン上にエピタキシャル層を成
長させて埋込み拡散層を形成したＳＯＩ基板を示す断面
図である。
１…素子基板用シリコン ３…位置合わせマーク ５，６…不純物拡散層 ７…シリコン酸化膜 ８…支持基板
Claims (4)
- 【請求項１】 ＳＯＩ基板の素子基板を構成すべき半導
体（１）に、不純物拡散層（５，６）と、凹部を形成し
てその表面を酸化し、残りの空間を埋めて作られた位置
合わせマーク（３）とを予め形成しておき、これらを形
成した面上に適当な膜厚の絶縁膜（７）を形成後、この
絶縁膜（７）を介して当該半導体（１）を支持基板
（８）と張合わせ、この半導体（１）を所望の厚さに研
削して素子基板を形成して、埋込み不純物拡散層（５，
６）と位置合わせマーク（３）とを有するＳＯＩ基板を
作製する工程を含むことを特徴とする半導体装置の製造
方法。 - 【請求項２】 前記位置合わせマークの凹部がＶ字状又
はＵ字状の溝である、請求項１記載の方法。 - 【請求項３】 前記Ｖ字状の溝を水酸化カリウム水溶液
でのエッチングにより形成する、請求項２記載の方法。 - 【請求項４】 前記Ｕ字状の溝を異方性エッチングによ
り形成する、請求項２記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23786591A JPH0574667A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23786591A JPH0574667A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0574667A true JPH0574667A (ja) | 1993-03-26 |
Family
ID=17021568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23786591A Withdrawn JPH0574667A (ja) | 1991-09-18 | 1991-09-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0574667A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691231A (en) * | 1994-06-16 | 1997-11-25 | Nec Corporation | Method of manufacturing silicon on insulating substrate |
| KR100684189B1 (ko) * | 2003-10-22 | 2007-02-20 | 샤프 가부시키가이샤 | 반도체장치 및 그 제조방법 |
| JP2013045833A (ja) * | 2011-08-23 | 2013-03-04 | Toshiba Corp | 誘電体分離基板および半導体装置 |
-
1991
- 1991-09-18 JP JP23786591A patent/JPH0574667A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691231A (en) * | 1994-06-16 | 1997-11-25 | Nec Corporation | Method of manufacturing silicon on insulating substrate |
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| JP2013045833A (ja) * | 2011-08-23 | 2013-03-04 | Toshiba Corp | 誘電体分離基板および半導体装置 |
| US8981473B2 (en) | 2011-08-23 | 2015-03-17 | Kabushiki Kaisha Toshiba | Dielectric isolation substrate and semiconductor device |
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| A300 | Withdrawal of application because of no request for examination |
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