JPH05166932A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】マスタスライス方式を採用する半導体集積回路
装置１において、回路動作上の信頼性を向上する。ま
た、回路動作速度の高速化を図る。 【構成】マスタスライス方式を採用する半導体集積回路
装置１において、インターフェイス回路３上を延在する
電源幹線５を入力部３１、出力部３２の夫々の間の境界
領域で物理的かつ電気的に分断し、この分断された夫々
の電源幹線５に夫々外部端子２が独立的に電源を供給す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関するものであり、特に、マスタスライス方式を採用す
る半導体集積回路装置に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】マスタスライス方式を採用する半導体集
積回路装置は、多品種で少量生産に適し、又短期間に開
発できる特徴がある。

【０００３】マスタスライス方式を採用する半導体集積
回路装置は基本的に平面形状が方形状に形成された半導
体基板（半導体ペレット又は半導体チップ）で構成され
る。この半導体基板の主面の中央領域は論理回路が配置
され、この論理回路の周囲において半導体基板の主面の
各辺に沿った領域はインターフェイス回路が配置され、
さらにインターフェイス回路の外周は外部端子が配列さ
れる。

【０００４】一般的なマスタスライス方式を採用する半
導体集積回路装置において、前記論理回路は、基本設計
がなされた繰返しパターンの基本単位となるベ−シック
セル（基本セル）が行列状に規則的に配列される。論理
回路はこの規則的に配列されたベ−シックセル内及びベ
ーシックセル間が複数層の配線で結線される。この種の
マスタスライス方式を採用する半導体集積回路装置は結
線パタ−ンを変更するだけで種々の論理回路を構成でき
る。

【０００５】また、前記インターフェイス回路は通常基
本設計がなされた入力回路セル及び出力回路セルが配置
される。インターフェイス回路は、入力回路セル、出力
回路セルのいずれか若しくは相方に結線を施し、入力
部、出力部のいずれかとして若しくは入出力部として構
成される。

【０００６】マスタスライス方式を採用する半導体集積
回路装置において、論理回路、インターフェイス回路の
夫々に施す結線はコンピュ−タを使用した自動配置配線
システム（ＤＡ:Ｄesign Ａutomation）によりほぼ自動
的に形成される。

【０００７】前記インターフェイス回路上は電源幹線が
配置される。インターフェイス回路は半導体基板の主面
の方形状の一辺に沿って複数個配列され、この複数個配
列されたインターフェイス回路は方形状の各辺毎に配置
されるので、電源幹線は方形状の各辺に沿ったリング形
状で構成される。電源幹線は、複数個配列された夫々の
インターフェイス回路への電源の供給を目的とするとと
もに、論理回路への電源の供給を目的とする。電源幹線
は、インターフェイス回路の周囲に配列された外部端子
のうち一部の外部端子を電源用外部端子として使用し、
この電源用外部端子に接続され、外部装置から電源が供
給される。電源幹線は一般的に電源電圧幹線例えば５
〔Ｖ〕及び接地電圧幹線例えば０〔Ｖ〕を１組として構
成される。

【０００８】なお、一般的なマスタスライス方式を採用
する半導体集積回路装置については、例えば、日経エレ
クトロニクス、１９８５年８月１２日号、第１８７頁以
降に記載される。

【０００９】

【発明が解決しようとする課題】しかしながら、前述の
マスタスライス方式を採用する半導体集積回路装置にお
いて、本発明者は以下の問題点を見出した。

【００１０】（１）前記マスタスライス方式を採用する
半導体集積回路装置は、出力部として使用されるインタ
ーフェイス回路（出力回路セル）の駆動能力が入力部の
それに比べて大きいので、出力部として使用されるイン
ターフェイス回路の回路動作で電源幹線に大きな電源の
揺れ（ノイズ）が発生する。このノイズは、出力部とし
て使用されるインターフェイス回路上に配置される電源
幹線と入力部として使用されるインターフェイス回路上
に配置される電源幹線とが連結されるので、この入力部
として使用されるインターフェイス回路の回路動作に誤
動作を発生する。また、前記ノイズは、論理回路の電源
がインターフェイス回路上に配置される電源幹線から供
給されるので、この論理回路の回路動作にも誤動作を発
生する。

【００１１】この入力部として使用されるインターフェ
イス回路、論理回路の夫々の回路動作の誤動作は、マス
タスライス方式を採用する半導体集積回路装置の回路動
作上の信頼性を低下するばかりか、ノイズの減衰時間を
動作時間に組込んだ場合にはマスタスライス方式を採用
する半導体集積回路装置の回路動作速度が低下する。

【００１２】（２）前記問題点（１）を解決するため、
複数個のインターフェイス回路上に２種類の異なる電源
幹線を配置する技術をマスタスライス方式を採用する半
導体集積回路装置に適用することが有効である。２種類
の異なる電源幹線は入力部として使用されるインターフ
ェイス回路に電源を供給する電源幹線及び出力部として
使用されるインターフェイス回路に電源を供給する電源
幹線で構成される。この２種類の電源幹線の夫々は、相
互に対向しほぼ平行にインターフェイス回路上にその配
列方向に向って延在する。

【００１３】ところが、出力部として使用されるインタ
ーフェイス回路の回路動作でそれに電源を供給する電源
幹線にノイズが発生すると、２種類の異なる電源幹線の
夫々はほぼ平行に配置されるので、前記ノイズは入力部
として使用されるインターフェイス回路に電源を供給す
る電源幹線にクロストーク（カップリング）により伝達
される。このため、前記問題点（１）と同様に、マスタ
スライス方式を採用する半導体集積回路装置において、
回路動作上の信頼性が低下し、又回路動作速度が低下す
る。

【００１４】本発明の目的は、インターフェイス回路上
に電源幹線が延在するマスタスライス方式を採用する半
導体集積回路装置において、回路動作上の信頼性を向上
することが可能な技術を提供することにある。

【００１５】本発明の他の目的は、インターフェイス回
路上に電源幹線が延在するマスタスライス方式を採用す
る半導体集積回路装置において、回路動作速度の高速化
を図ることが可能な技術を提供することにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。

【００１８】（１）半導体基板の主面に一方向に複数個
のインターフェイス回路が規則的に配列されるととも
に、この複数個のインターフェイス回路の配列に沿っ
て、個々のインターフェイス回路に対応した外部端子が
複数個配列され、前記複数個のインターフェイス回路上
にこのインターフェイス回路の配列方向に延在する電源
幹線が配置される、マスタスライス方式を採用する半導
体集積回路装置において、前記複数個のインターフェイ
ス回路のうち、入力部として使用されるインターフェイ
ス回路、出力部として使用されるインターフェイス回路
の夫々の間で、前記入力部として使用されるインターフ
ェイス回路上に延在する第１電源幹線、出力部として使
用されるインターフェイス回路上に延在する第２電源幹
線の夫々に分断し、この第１電源幹線、第２電源幹線の
夫々を相互に異なる独立の電源用外部端子の夫々に接続
するとともに、前記第１電源幹線、第２電源幹線の夫々
を分断された領域内において配置する。

【００１９】（２）前記手段（１）の出力部として使用
されるインターフェイス回路のうち、複数個並列に接続
されたインターフェイス回路はそれに対応する複数個の
外部端子のうちの一部の外部端子に接続され、複数個並
列に接続されたインターフェイス回路上に前記出力部と
して使用されるインターフェイス回路上に延在する第２
電源幹線から分断された第３電源幹線が配置され、この
第３電源幹線は複数個並列に接続されたインターフェイ
ス回路に対応する他の外部端子を電源用外部端子として
接続される。

【００２０】

【作用】上述した手段（１）によれば、前記マスタスラ
イス方式を採用する半導体集積回路装置において、以下
の作用効果が得られる。

【００２１】（Ａ）前記出力部として使用されるインタ
ーフェイス回路の回路動作で第２電源幹線にノイズが発
生しても、この出力部として使用されるインターフェイ
ス回路上に配置された第２電源幹線に対して、入力部と
して使用されるインターフェイス回路上に配置された第
１電源幹線を物理的かつ電気的に分離したので、前記第
２電源幹線に発生したノイズが第１電源幹線に伝達され
ることがなく、入力部として使用されるインターフェイ
ス回路のノイズに基づく誤動作（又は内部回路の誤動
作）を防止できる。

【００２２】（Ｂ）前記作用効果（Ａ）と同様に、第２
電源幹線にノイズが発生しても、この第２電源幹線、第
１電源幹線の夫々が相互に対向し平行に延在しないの
で、第２電源幹線に発生したノイズが第１電源幹線に伝
達されるクロストークを防止でき、入力部として使用さ
れるインターフェイス回路のノイズに基づく誤動作を防
止できる。

【００２３】（Ｃ）前記作用効果（Ａ）及び作用効果
（Ｂ）に基づき、マスタスライス方式を採用する半導体
集積回路装置の回路動作上の信頼性を向上できる（ノイ
ズマージンを向上できる）。また、マスタスライス方式
を採用する半導体集積回路装置の回路動作速度の高速化
が図れる。

【００２４】上述した手段（２）によれば、前記マスタ
スライス方式を採用する半導体集積回路装置において、
以下の作用効果が得られる。

【００２５】（Ａ）前記出力部として使用されるインタ
ーフェイス回路のうち、並列に接続されたインターフェ
イス回路（ダブルバッファ出力回路）は回路動作でノイ
ズが発生する確率が高く、出力部として使用されるイン
ターフェイス回路上に配置された第２電源幹線に対し
て、並列に接続されるインターフェイス回路上に配置さ
れた第３電源幹線を物理的かつ電気的に分離したので、
前記第３電源幹線に発生したノイズが第２電源幹線に伝
達されることがなく、出力部として使用されるインター
フェイス回路のノイズに基づく誤動作（又は入力部とし
て使用されるインターフェイス回路の誤動作）を防止で
きる。

【００２６】（Ｂ）前記作用効果（Ａ）と同様に、第３
電源幹線にノイズが発生しても、この第３電源幹線、第
２電源幹線の夫々が相互に対向し平行に延在しないの
で、第３電源幹線に発生したノイズが第２電源幹線に伝
達されるクロストークを防止でき、出力部として使用さ
れるインターフェイス回路のノイズに基づく誤動作を防
止できる。

【００２７】（Ｃ）前記作用効果（Ａ）及び作用効果
（Ｂ）に基づき、マスタスライス方式を採用する半導体
集積回路装置の回路動作上の信頼性を向上できる（ノイ
ズマージンを向上できる）。

【００２８】（Ｄ）前記並列に接続されたインターフェ
イス回路はそれに対応する複数個のうちの一部の外部端
子で出力信号を出力でき、複数個のうちの他の外部端子
は空き端子となり、この他の外部端子を電源用外部端子
として有効に利用できる。

【００２９】以下、本発明の構成について、マスタスラ
イス方式を採用する半導体集積回路装置に本発明を適用
した一実施例とともに説明する。

【００３０】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。

【００３１】

【実施例】本発明の一実施例であるマスタスライス方式
を採用する半導体集積回路装置の構成について図１（レ
イアウト図）で示す。

【００３２】図１に示すように、マスタスライス方式を
採用する半導体集積回路装置１は平面が方形状の半導体
ペレット（例えば単結晶珪素基板）を主体に構成され
る。マスタスライス方式を採用する半導体集積回路装置
１は、方形状の一辺に沿った領域に複数個のインターフ
ェイス回路（バッファ回路）３、複数個の外部端子（ボ
ンディングパッド）２の夫々が配列される。これら複数
個のインターフェイス回路３、複数個の外部端子２の夫
々は方形状の各辺毎に夫々配置される。つまり、マスタ
スライス方式を採用する半導体集積回路装置１はその方
形状のほぼすべての辺に沿ってインターフェイス回路
３、外部端子２の夫々が配列される。

【００３３】本実施例において、この配線層数に限定さ
れないが、マスタスライス方式を採用する半導体集積回
路装置１は２層配線構造が採用される。通常、前記外部
端子２は最上層の配線層（第２層目の配線層）において
形成される。各配線層に配置される配線はアルミニウム
膜若しくはアルミニウム合金膜の単層又はそれを主体と
する積層で構成される。アルミニウム合金膜はマイグレ
ーション耐性を向上するＣｕ、アロイスパイク耐性を向
上するＳｉの少なくともいずれかが添加されるアルミニ
ウム膜である。積層の配線としては、例えば、ＴｉＷ
膜、Ｗ膜若しくはＴｉＮ膜上にアルミニウム合金膜を積
層した配線を使用する。

【００３４】前記インターフェイス回路３は、１つ（又
は複数個）の外部端子２に対応する位置に外部端子２よ
りも内側に配置される。インターフェイス回路３はその
構成を詳細に示していないが入力回路セル及び出力回路
セルで構成される。入力回路セルは、例えば相補型ＭＩ
ＳＦＥＴ（ＣＭＯＳ）で構成され、２層の配線層のうち
の第１層目の配線層に配置される配線で入力部として使
用されるインターフェイス回路３として結線される。ま
た、入力回路セルは静電気破壊防止回路を構成する保護
抵抗素子やクランプ用ＭＩＳＦＥＴが配置される。出力
回路セルは、相補型ＭＩＳＦＥＴ（及びバイポ−ラトラ
ンジスタ）で構成され、同様に、第１層目の配線層に配
置される配線で出力部として使用されるインターフェイ
ス回路３として結線される。

【００３５】前記インターフェイス回路３の上部には電
源幹線５が配置される。この電源幹線５は、複数個のイ
ンターフェイス回路３の配列方向と同一方向に延在し、
同図１に示すように、平面形状がリング形状で構成され
る。電源幹線５は、インターフェイス回路３に電源を供
給するとともに、後述する論理回路（４）に電源を供給
する。この電源幹線５は、下層のインターフェイス回路
３の入力回路セル若しくは出力回路セルの結線に第１層
目の配線層に配置される配線が使用されるので、第２層
目の配線層に配置される配線で構成される。

【００３６】前記電源幹線５は、２本の基準電圧幹線５
Ａ及び５Ｃ、２本の電源電圧幹線５Ｂ及び５Ｄ、合計４
本が延在し、構成される。これらの基準電圧幹線５Ａ、
５Ｃ、電源電圧幹線５Ｂ、５Ｄの夫々は、配線幅方向に
おいて相互に所定間隔だけ離隔し、配線長方向において
相互にほぼ平行に延在する。電源幹線５のうち外側つま
り外部端子２側に配置される基準電圧幹線５Ａ、電源電
圧幹線５Ｂの夫々は、図１中、一点鎖線で周囲を囲まれ
た領域内である出力部３２として使用されるインターフ
ェイス回路３を主体に電源を供給する。電源幹線５のう
ち内側つまり論理回路４側に配置される基準電圧幹線５
Ｃ、電源電圧幹線５Ｄの夫々は、図１中、一点鎖線で周
囲を囲まれた領域内である入力部３１として使用される
インターフェイス回路３を主体に電源を供給する。

【００３７】基準電圧幹線５Ａ、５Ｃの夫々は基準電圧
用外部端子２を通して外部から基準電圧例えば回路の接
地電位０〔Ｖ〕が供給される。また、電源電圧幹線５
Ｂ、５Ｄの夫々は電源電圧用外部端子２を通して外部か
ら基準電圧例えば回路の電源電位５〔Ｖ〕が供給され
る。基準電圧幹線５Ａは基準電圧用外部端子２に同一配
線層（第２層目の配線層）に配置される配線を通して接
続される。これ以外の基準電圧幹線５Ｃは第１層目の配
線層に配置される配線を通して基準電圧用外部端子２に
接続され、電源電圧幹線５Ｂ、５Ｄの夫々も第１層目の
配線層に配置される配線を通して電源電圧用外部端子２
に夫々接続される。

【００３８】このように構成される電源幹線５は、図１
に示すように、入力部３１、出力部３２の夫々の間の境
界領域において、物理的かつ電気的に分断される。つま
り、電源幹線５の基準電圧幹線５Ａ、５Ｃ、電源電圧幹
線５Ｂ、５Ｄの夫々は前記境界領域において分断され
る。

【００３９】この結果、入力部３１の領域内に配置され
た、入力部３１のインターフェイス回路３に電源を主体
に供給する基準電圧幹線５Ｃ、電源電圧幹線５Ｄの夫々
は、出力部３２の領域内に配置された基準電圧幹線５
Ｃ、電源電圧幹線５Ｄの夫々に直接々続されない。しか
も、入力部３１の領域内に配置された基準電圧幹線５
Ｃ、電源電圧幹線５Ｄの夫々は、出力部３２の領域内に
配置された基準電圧幹線５Ｃ、電源電圧幹線５Ｄの夫々
に対して独立に配置される基準電圧用外部端子２、電源
電圧用外部端子２の夫々に接続される。

【００４０】逆に、出力部３２の領域内に配置された、
出力部３２のインターフェイス回路３に電源を主体に供
給する基準電圧幹線５Ａ、電源電圧幹線５Ｂの夫々は、
入力部３１の領域内に配置された基準電圧幹線５Ａ、電
源電圧幹線５Ｂの夫々に直接々続されない。しかも、出
力部３２の領域内に配置された基準電圧幹線５Ａ、電源
電圧幹線５Ｂの夫々は、入力部３１の領域内に配置され
た基準電圧幹線５Ａ、電源電圧幹線５Ｂの夫々に対して
独立に配置される基準電圧用外部端子２、電源電圧用外
部端子２の夫々に接続される。

【００４１】図２（電源幹線のレイアウト図）はインタ
ーフェイス回路３に対する電源幹線５のレイアウトにつ
いて示し、前記境界領域を構成する入力部３１の配列端
に位置するインターフェイス回路３は図２（Ｂ）、図２
（Ｃ）のいずれかに示す分断領域を有する（電源幹線の
終端を有する）電源幹線５が配置される。同様に、境界
領域を構成する出力部３２の配列端に位置するインター
フェイス回路３は図２（Ｂ）、図２（Ｃ）のいずれかに
示す、分断領域を有する電源幹線５が配置される。入力
部３１の配列端、出力部３１の配列端以外の領域に配置
されるインターフェイス回路３は図２（Ａ）に示す連結
性を有する電源幹線５が配置される。

【００４２】前記マスタスライス方式を採用する半導体
集積回路装置１の中央領域、つまりインターフェイス回
路３で周囲を囲まれた領域内は、図１に示すように、論
理回路４が配置される。この論理回路４は、その構成を
詳細に示していないが、基本設計がなされたベ−シック
セル（基本セル）を規則的に行列状に複数配置し構成さ
れる。このベーシックセルは例えば相補型ＭＩＳＦＥＴ
を主体に構成される。

【００４３】次に、前述のマスタスライス方式を採用す
る半導体集積回路装置１の形成方法について、図３（プ
ロセスフロ−図）を使用し、簡単に説明する。

【００４４】まず、マスタスライス方式を採用する半導
体集積回路装置１に搭載する論理機能を設計し、論理回
路図を作成する〈２２〉。

【００４５】次に、マスタスライス方式を採用する半導
体集積回路装置１の端子の配置位置を設計し、端子の配
置レイアウト図を作成する〈２３〉。端子の配置位置の
設計は、複数個の外部端子２の夫々の機能を決定すると
ともに、複数個のインターフェイス回路２の夫々を入力
部３１、出力部３２のいずれかに使用するかを決定す
る。

【００４６】次に、前記論理回路図及び端子の配置レイ
アウト図に基づき、コンピュ−タを使用する自動配置配
線システム（ＤＡ）で論理回路の配置、端子の配置及び
結線を自動的に行う。

【００４７】初めに、前記論理回路図及び端子の配置レ
イアウト図に基づき、自動配置配線システムで扱える情
報として、この情報を自動配置配線システムに入力す
る。

【００４８】次に、前記自動配置配線システムに入力さ
れた情報（端子の配置情報）に基づき、複数個のインタ
ーフェイス回路３の配列において、入力部３１、出力部
３２の夫々の間の境界領域の検索を自動的に行う〈２
４〉。

【００４９】次に、この境界領域の検索情報に基づき、
境界領域の間つまり１つの入力部３１又は１つの出力部
３２の領域内に電源幹線に接続できる外部端子２が存在
するか否かを確認する〈２５〉。この外部端子２の存在
が確認できない場合は、端子の配置レイアウトを再検討
する。外部端子２の存在が確認できた場合は、境界領域
に前記図２（Ｂ）、図２（Ｃ）の夫々に示す分断領域を
有する電源幹線５を備えたインターフェイス回路３を配
置し、境界領域間に前記図２（Ａ）に示す連結性を有す
る電源幹線５を備えたインターフェイス回路３を配置す
る。

【００５０】次に、前記自動配置配線システムに入力さ
れた情報（論理回路情報）に基づき、論理回路（ベーシ
ックセルアレイ）４にベーシックセルを配置する〈２
７〉。

【００５１】次に、前記インターフェイス回路３の入力
回路セル内若しくは出力回路セル内、論理回路４のベー
シックセル内の夫々に自動的に結線を施すとともに、イ
ンターフェイス回路３と論理回路４との間に自動的に結
線を施す〈２８〉。この結果、自動配置配線システム内
において、マスタスライス方式を採用する半導体集積回
路装置１が完成する。

【００５２】次に、自動配置配線システムで完成された
マスタスライス方式を採用する半導体集積回路装置１の
情報は、この自動配置配線システムにおいてデザインル
−ルに基づきマスク作成用デ−タに変換される〈２
９〉。

【００５３】次に、前記マスク作成用デ−タに基づき、
電子線描画装置で結線用マスクを形成する〈３０〉。

【００５４】次に、前記結線用マスクを使用し、デバイ
スプロセスを施し〈４０〉、所定の論理機能を有するマ
スタスライス方式を採用する半導体集積回路装置１が完
成する。

【００５５】また、前記マスタスライス方式を採用する
半導体集積回路装置１において、図４（要部レイアウト
図）に示すように、特定のインターフェイス回路３上に
配置する電源幹線５を他の電源幹線５から分断してもよ
い。具体的には、出力部３２として使用されるインター
フェイス回路３のうち、駆動能力（ドライバビリティ）
の増強を目的として、隣接する２個のインターフェイス
回路３の出力回路セルを電気的に並列に接続した場合、
この２個のインターフェイス回路３に電源を供給しかつ
上部に配置される電源幹線５は、出力部３２の電源幹線
５から分断される。この２個のインターフェイス回路３
は、所謂ダブルバッファ回路と称され、駆動能力を増強
できるが、逆に電源幹線５に発生するノイズは大きくな
る。前記２個のインターフェイス回路３は、それに対応
する２個の外部端子２のうち一方の外部端子２に接続さ
れ、他の一方の外部端子２は電源用外部端子２として電
源幹線５に接続される。本実施例においては、特に電源
の揺れが大きくなる、基準電圧幹線５Ａが外部端子２に
接続される。

【００５６】このように、本実施例のマスタスライス方
式を採用する半導体集積回路装置１によれば、下記の作
用効果が得られる。

【００５７】（１）半導体基板の主面に一方向に複数個
のインターフェイス回路３が規則的に配列されるととも
に、この複数個のインターフェイス回路３の配列に沿っ
て、個々のインターフェイス回路３に対応した外部端子
２が複数個配列され、前記複数個のインターフェイス回
路３上にこのインターフェイス回路３の配列方向に延在
する電源幹線５が配置される、マスタスライス方式を採
用する半導体集積回路装置１において、前記複数個のイ
ンターフェイス回路３のうち、入力部３１として使用さ
れるインターフェイス回路３、出力部３２として使用さ
れるインターフェイス回路３の夫々の間で、前記入力部
３１として使用されるインターフェイス回路３上に延在
する電源幹線５、出力部３２として使用されるインター
フェイス回路３上に延在する電源幹線５の夫々に分断
し、この分断された電源幹線５の夫々を相互に異なる独
立の電源用外部端子２の夫々に接続するとともに、前記
分断された電源幹線５を分断された領域内において配置
する。この構成により、（Ａ）前記出力部３２として使
用されるインターフェイス回路３の回路動作で電源幹線
５にノイズが発生しても、この出力部３２として使用さ
れるインターフェイス回路３上に配置された電源幹線５
に対して、入力部３１として使用されるインターフェイ
ス回路３上に配置された電源幹線５を物理的かつ電気的
に分離したので、前記出力部３２の電源幹線５に発生し
たノイズが入力部３１の電源幹線５に伝達されることが
なく、入力部３１として使用されるインターフェイス回
路３のノイズに基づく誤動作（又は内部回路の誤動作）
を防止できる。（Ｂ）前記作用効果（Ａ）と同様に、出
力部３２の電源幹線５にノイズが発生しても、この電源
幹線５、入力部３１の電源幹線５の夫々が相互に対向し
平行に延在しないので、出力部３２の電源幹線５に発生
したノイズが入力部３１の電源幹線５に伝達されるクロ
ストークを防止でき、入力部３１として使用されるイン
ターフェイス回路３のノイズに基づく誤動作を防止でき
る。（Ｃ）前記作用効果（Ａ）及び作用効果（Ｂ）に基
づき、マスタスライス方式を採用する半導体集積回路装
置１の回路動作上の信頼性を向上できる（ノイズマージ
ンを向上できる）。また、マスタスライス方式を採用す
る半導体集積回路装置１の回路動作速度の高速化が図れ
る。

【００５８】（２）前記手段（１）の出力部３２として
使用されるインターフェイス回路３のうち、複数個並列
に接続されたインターフェイス回路３はそれに対応する
複数個の外部端子２のうちの一部の外部端子２に接続さ
れ、複数個並列に接続されたインターフェイス回路３上
に前記出力部３２として使用されるインターフェイス回
路３上に延在する電源幹線５から分断された電源幹線５
が配置され、この分断された電源幹線５は複数個並列に
接続されたインターフェイス回路３に対応する他の外部
端子２を電源用外部端子２として接続される。この構成
により、（Ａ）前記出力部３２として使用されるインタ
ーフェイス回路３のうち、並列に接続されたインターフ
ェイス回路（ダブルバッファ出力回路）２は回路動作で
ノイズが発生する確率が高く、出力部３２として使用さ
れるインターフェイス回路３２上に配置された電源幹線
５に対して、並列に接続されるインターフェイス回路３
上に配置された電源幹線５を物理的かつ電気的に分離し
たので、この分離された電源幹線５に発生したノイズが
他の電源幹線５に伝達されることがなく、出力部３２と
して使用されるインターフェイス回路３のノイズに基づ
く誤動作（又は入力部３１として使用されるインターフ
ェイス回路３の誤動作）を防止できる。（Ｂ）前記作用
効果（Ａ）と同様に、分断された電源幹線５にノイズが
発生しても、この電源幹線５、出力部３２の電源幹線５
の夫々が相互に対向し平行に延在しないので、分断され
た電源幹線５に発生したノイズが出力部３２の電源幹線
５に伝達されるクロストークを防止でき、出力部３２と
して使用されるインターフェイス回路３のノイズに基づ
く誤動作を防止できる。（Ｃ）前記作用効果（Ａ）及び
作用効果（Ｂ）に基づき、マスタスライス方式を採用す
る半導体集積回路装置１の回路動作上の信頼性を向上で
きる（ノイズマージンを向上できる）。また、マスタス
ライス方式を採用する半導体集積回路装置１の回路動作
速度の高速化が図れる。（Ｄ）前記並列に接続されたイ
ンターフェイス回路３はそれに対応する複数個のうちの
一部の外部端子２で出力信号を出力でき、複数個のうち
の他の外部端子２は空き端子となり、この他の外部端子
２を電源用外部端子２として有効に利用できる。

【００５９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論であ
る。

【００６０】例えば、本発明は、マスタスライス方式を
採用する半導体集積回路装置１において、３層配線構造
若しくはそれ以上の多層配線構造を採用する場合にも適
用できる。

【００６１】また、本発明は、マスタスライス方式に限
定されず、ゲートアレイ方式、スタンダードセル方式を
採用する半導体集積回路装置等、ＡＳＩＣ（特定用途向
けＩＣ）に広く適用できる。

【００６２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００６３】インターフェイス回路上に電源幹線が延在
するマスタスライス方式を採用する半導体集積回路装置
において、回路動作上の信頼性を向上できる。

【００６４】インターフェイス回路上に電源幹線が延在
するマスタスライス方式を採用する半導体集積回路装置
において、回路動作速度の高速化を図れる。

【図面の簡単な説明】

【図１】 本発明の一実施例であるマスタスライス方式
を採用する半導体集積回路装置のレイアウト図。

【図２】 前記マスタスライス方式を採用する半導体集
積回路装置の電源幹線のレイアウト図。

【図３】 前記マスタスライス方式を採用する半導体集
積回路装置のプロセスフロー図。

【図４】 本発明の他の実施例であるマスタスライス方
式を採用する半導体集積回路装置の要部レイアウト図。

【符号の説明】

１…半導体集積回路装置、２…外部端子、３…インター
フェイス回路、４…論理回路、５…電源幹線、３１…入
力部、３２…出力部。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面に一方向に複数個のイ
   ンターフェイス回路が規則的に配列されるとともに、こ
   の複数個のインターフェイス回路の配列に沿って、個々
   のインターフェイス回路に対応した外部端子が複数個配
   列され、前記複数個のインターフェイス回路上にこのイ
   ンターフェイス回路の配列方向に延在する電源幹線が配
   置される、マスタスライス方式を採用する半導体集積回
   路装置において、前記複数個のインターフェイス回路の
   うち、入力部として使用されるインターフェイス回路、
   出力部として使用されるインターフェイス回路の夫々の
   間で、前記入力部として使用されるインターフェイス回
   路上に延在する第１電源幹線、出力部として使用される
   インターフェイス回路上に延在する第２電源幹線の夫々
   に分断し、この第１電源幹線、第２電源幹線の夫々を相
   互に異なる独立の電源用外部端子の夫々に接続するとと
   もに、前記第１電源幹線、第２電源幹線の夫々を分断さ
   れた領域内において配置したことを特徴とする半導体集
   積回路装置。
2. 【請求項２】 前記請求項１に記載の出力部として使用
   されるインターフェイス回路のうち、複数個並列に接続
   されたインターフェイス回路はそれに対応する複数個の
   外部端子のうちの一部の外部端子に接続され、複数個並
   列に接続されたインターフェイス回路上に前記出力部と
   して使用されるインターフェイス回路上に延在する第２
   電源幹線から分断された第３電源幹線が配置され、この
   第３電源幹線は複数個並列に接続されたインターフェイ
   ス回路に対応する他の外部端子を電源用外部端子として
   接続される。