JPH0575023A - 集積回路の入出力保護装置 - Google Patents

Abstract

(57)【要約】 【目的】 集積回路の各外部端子の入出力保護素子を共
用化し、入出力保護素子数を大幅に削減する。 【構成】 正，負いずれの極性の異常電圧に対してもこ
れを緩和する入出力保護デバイス２５に集積回路の各外
部端子２５〜２４を並列に接続し、入出力保護デバイス
２５の一端と各外部端子２１〜２４の一端との間には、
ダイオード２８〜３１を接続し、入出力保護デバイス２
５の他端と各外部端子２１〜２４の他端との間にはダイ
オード３２〜３５を接続する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩその他の集積回
路に形成された主回路を静電気等の異常電圧から保護す
るための集積回路の入出力保護装置に関する。

【０００２】

【従来の技術】従来、集積回路の入出力保護装置として
は、図８〜図１０に示すものが知られている。図８は等
価回路図、図９は断面図、図１０はレイアウト図を示
す。図８、図９において、集積回路の電源端子をＶ_DD、
接地端子をＶ_SS、電源あるいは接地端子以外の複数の外
部端子を端子１、端子２で示す。３〜６は保護用のツェ
ナーダイオードであり、これらツェナーダイオードのう
ち、ツェナーダイオード３は端子１と接地端子Ｖ_SS間、
ツェナーダイオード４は端子１と電源端子Ｖ_DD間、ツェ
ナーダイオード５は端子２と接地端子Ｖ_SS間、ツェナー
ダイオード６は端子２と電源端子Ｖ_DD間にそれぞれ異常
電圧が印加された時に、これらの異常電圧を緩和して主
回路を保護する。ただし、以下の説明では、ツェナーダ
イオードは所定の耐圧を有するようなダイオードという
意味で用いる。端子１、２および保護用ツェナーダイオ
ード３〜６は、図１０に示すように半導体チップ上に形
成した主回路の周囲に形成される。

【０００３】ツェナーダイオード３およびツェナーダイ
オード５は図９に示すように、接地されたＰ形ウエル１
１内に形成されたＮ⁺型領域１２，１３によって構成さ
れ、またツェナーダイオード４およびツェナーダイオー
ド６は電源端子Ｖ_DDに接続されているＮ型ウエル１４内
のＰ⁺型領域１５，１６によって構成される。

【０００４】次に、作用の概略を説明すると、まず正常
時にはツェナーダイオード３〜６が逆バイアスされてい
るため、主回路への影響は全くない。一方、集積回路の
輸送工程や組立工程中に人体や輸送機器、組立機器が集
積回路の外部端子１、２に触れると、人体等に帯電して
いる静電気によって数１００Ｖ以上の高い異常電圧がそ
の外部端子１、２と接地端子Ｖ_SSまたは電源端子Ｖ_DDと
の間に印加され、静電気破壊の原因となる。例えば、端
子１と接地端子Ｖ_SS間に、端子１が“正”となるような
異常電圧が印加される場合、異常電圧がツェナーダイオ
ード３の耐圧を超えると降伏電流がツェナーダイオード
３を通して流れる。これにより、帯電していた静電気が
ツェナーダイオード３を通して放電され、異常電圧が抑
制される。一方、これとは逆に端子１が“負”となるよ
うな異常電圧が印加されると、ツェナーダイオード３が
順方向にバイアスされ、電流が流れる。この場合でもツ
ェナーダイオード３によって異常電圧が抑制され、主回
路が保護される。同様に、端子１と電源端子Ｖ_DD間に異
常電圧が印加された場合も主回路はツェナーダイオード
４によって保護される。また、端子２に異常電圧が印加
された場合、ツェナ−ダイオ−ド５，６によって主回路
が保護される。

【０００５】なお、このような構成の半導体集積回路に
おいては、同時に外部端子の全てに異常電圧が印加され
ることはなく、例えば端子１と接地端子Ｖ_SS間に異常電
圧が印加されているとき、端子２には異常電圧がかかっ
ていない。

【０００６】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の集積回路用入出力保護装置にあっては、それ
ぞれの外部端子に個別に保護装置を付加する構成となっ
ていたため、例えば異常電圧が端子１に印加された場
合、端子２に接続されている保護装置は動作せず、保護
装置の利用効率が悪い。また、各外部端子にそれぞれ所
定値以上の静電気耐量を有する大きな保護装置を付加す
る必要があり、保護装置を構成するのに必要なチップ面
積が大きくなるという問題がある。

【０００７】さらに、従来の入出力保護装置を構成する
回路にあっては、外部端子と電源端子間および外部端子
と接地端子間にそれぞれ保護用ツェナーダイオードを用
いているため、外部端子数が増えると、これに付随して
保護用ツェナーダイオードの数が増加するとともに、こ
れらのツェナーダイオードを電源端子や接地端子に接続
するための配線が複雑になり、チップ上の保護装置用の
占有面積が増大するという問題があった。

【０００８】本発明の目的は、各外部端子の入出力保護
素子を共用化し、入出力保護素子数を大幅削減できる集
積回路の入出力保護装置を提供することにある

【０００９】

【課題を解決するための手段】一実施例を示す図１に対
応付けて説明すると、本発明は、正，負いずれの極性の
異常電圧に対してもこれを緩和する入出力保護デバイス
２５を有し、入出力保護デバイス２５の両端には集積回
路の複数の外部端子２１〜２４を並列に接続し、入出力
保護デバイス２５の一端と各外部端子２１〜２４の一端
との間には、それぞれの外部端子に印加された異常電圧
により順方向にバイアスされるダイオード２８〜３１
を、入出力保護デバイス２５の他端と各外部端子の他端
との間には逆方向にバイアスされるダイオード３２〜３
５をそれぞれ接続することにより、上記目的を達成でき
る。

【００１０】

【作用】例えば、外部端子２１と２２に図１に示す極性
で異常電圧が印加されると、ダイオード２８，３３が順
方向にバイアスされて破線に示す経路で電流が流れ、入
出力保護デバイス２５により異常電圧を緩和し、主回路
へ異常電圧がかかるのを抑制する。同様にして上記以外
の外部端子に異常電圧が印加された場合においても、こ
れら異常電圧は共用の入出力保護デバイス２５により抑
制される。このように入出力保護デバイス２５は各外部
端子２１〜２５に共用されるから、保護用素子数を減少
でき、半導体チップ上での保護装置用の占有面積も減少
する。

【００１１】−第一の実施例− 図１は、本発明の第１の実施例を示す基本の回路図であ
る。図１において、２１，２２は、集積回路（主回路）
の信号の入出力に供される外部端子であり、これら外部
端子２１，２２は抵抗Ｒ１，Ｒ２を介して不図示の集積
回路に接続される。２３および２４は、集積回路（主回
路）の電源供給に供されるＶ_DD電源用の外部端子および
Ｖ_SS電源用の外部端子である。２５は、各外部端子およ
び２１〜２４に侵入した異常電圧を緩和するのに共用さ
れる入出力保護デバイスであり、例えば、２つのツェナ
ーダイオードのアノード同士（またはカソード同士）を
接続した双方向性ツェナーダイオードから構成され、
正，負いずれの極性の異常電圧（ツェナー電圧以上）に
対しても降伏動作する。

【００１２】入出力保護デバイス２５の両端には、ライ
ン２６，２７を介して各外部端子２１〜２４が並列に接
続されている。ライン２６と各外部端子２１〜２４の一
端間には、それぞれダイオード２８〜３１のカソード・
アノードが直列に接続され、さらに、ライン２７と各外
部端子２１〜２４の他端間には、それぞれダイオード３
２〜３５のアノード・カソードが直列に接続されてい
る。なお、ダイオード２８〜３５の耐圧は入出力デバイ
ス２５の耐圧より高く設計されている。

【００１３】次に動作について説明する。任意の２つの
外部端子、例えば端子２１と２２間に端子２１が正にな
るような異常電圧が印加された場合は、ダイオード２８
および３３が順バイアスされ入力保護デバイスの両端に
異常電圧が印加される。異常電圧が入出力保護デバイス
２５の耐圧より高くなると入出力保護デバイス２５が降
伏し、電流が図１の破線に示すように流れる。その結果
として異常電圧が抑制され、端子２１，２２に接続され
た主回路を異常電圧から保護できる。このときダイオー
ド２８および３３が順バイアスされているので消費電力
が少なく、発熱量が小さい。従って、ダイオード２８，
３３の寸法を小さくできる。

【００１４】一方、共用の入出力保護デバイス２５には
降伏電流が流れているので、消費電力が大きく、発熱量
が大きい。この発熱によって入出力保護デバイス２５が
破壊されないように寸法を十分大きく設計しておく必要
がある。また、ダイオード２９，３２は逆バイアスされ
ているので降伏して破壊されることがないように耐圧を
大きくしておく必要がある。ただし、ダイオード２９，
３２の耐圧を十分高く設計しておけば、ダイオ−ド２
９．３２には降伏電流が流れないのでその寸法を小さく
できる。なお、このようなことは、Ｖ_DD，Ｖ_SS用の外部
端子２３，２４に異常電圧が印加された場合においても
同様に動作され、主回路を異常電圧から保護できる。

【００１５】このように１個の双方向性ツェナーダイオ
ードからなる入出力保護デバイスを用いることにより、
複数の外部端子に対し保護機能を発揮することができ、
その結果保護装置の利用効率がよくなり、チップ面積を
小さくできる。

【００１６】次に、図１に示す回路を実現するための構
造例を図２〜図４について説明する。 図２は、主回路
および入出力保護装置を含むチップ全体のレイアウト図
である。この図２において、半導体チップ４０の中央部
分には主回路４１が形成され、主回路４１の周辺には、
Ｖ_DD，Ｖ_SS電源用端子および入出力用端子を含む多数の
外部端子４２が配置されている。さらに、半導体チップ
４０の上には、入出力保護デバイスおよび端子接続用の
ダイオードおよび端子接続用のダイオードを形成するた
めの半導体層４３が主回路４１を取り囲むようにして設
けられている。

【００１７】図３の（ａ）は、図２のＡ部分を拡大して
示すレイアウト図であり、絶縁された単結晶または多結
晶半導体層４３内にＰ型，Ｎ型不純物をイオン注入法に
より注入することによって、図３（ａ）に示すパターン
のＰ型およびＮ型領域を形成する。図３の（ｂ）は、そ
の等価回路図を示すもので、入出力保護デバイス２５お
よびダイオード２８，３２を有する。

【００１８】図４の（ａ）は、図３の（ａ）におけるＸ
−Ｘ線に沿う拡大断面図であり、同図（ｂ）はその等価
回路図である。図４の（ａ）において、４４はシリコン
基板、４５はシリコン基板４４の上面に主回路を取り囲
むようにして形成された酸化シリコンからなる絶縁体で
あり、この絶縁体４５上には、単結晶または多結晶の半
導体層４３が形成されている。半導体層４３には、イオ
ン注入法によりＰ型およびＮ型不純物を注入することに
よって、入出力保護デバイス２５用の双方向性ツェナー
ダイオードをつくるためのＰ型およびＮ型領域を形成
し、さらに、双方向性ツェナーダイオードを挟むように
して端子接続用ダイオード２８，３２をつくるためのＰ
型およびＮ型領域も形成される。イオン注入された半導
体層４３には絶縁層４６が被着され、この絶縁層４６上
には、コンタクトホールを形成した後、蒸着などによ
り、入出力保護デバイスおよびダイオードと外部端子間
を接続するための配線パターン４７が形成されている。
なお、外部端子２２〜２４に対する接続用ダイオード２
９〜３１，３３〜３５も同様にして半導体層４３に形成
される。

【００１９】このように本実施例の入出力保護装置にお
いては、図２と図１０とを比較するとわかるように、外
部端子数が多くなるほど、半導体チップの面積を小さく
できる。また、本実施例の入出力保護装置は、図３およ
び図４から明きらかなように双方向性ダイオードを共用
の入出力保護デバイス２５に使用したため、保護素子の
数を１個にすることができ、外部端子数が多くなっても
配線を簡素化することができる。

【００２０】図２〜図４に示す実施例では、接続用ダイ
オードおよび共用の入出力保護デバイスを両方とも半導
体基板から絶縁層により分離された単結晶または多結晶
の半導体層内に形成する場合について述べたが、これに
限定されない。例えば、接続用ダイオードおよび入出力
保護デバイスのいずれか一方、または両方を半導体基板
に拡散などの手段により形成することもできる。この場
合、寄生素子ができるので、この寄生素子が入出力保護
装置に悪影響を与えないように注意して設計する必要が
ある。また、共用の入出力保護デバイス２５としては、
双方向性ツェナーダイオードに限らず、例えばサイリス
タを用いることもできる。

【００２１】−第二の実施例− 図５および図６は、２層金属配線を利用して接続用ダイ
オードおよび共用の入出力保護デバイスをパッド（外部
端子）下に形成した本発明の第２の実施例を示す。図５
は、半導体チップ全体のレイアウト図を示すもので、５
０は半導体チップ、５１は半導体チップ５０の中央部分
に形成した主回路、５２は主回路５１の周辺に配置した
多数の外部端子、５３は各外部端子５２を接続用ダイオ
ードを介して共用の入出力保護デバイスに接続するため
の配線パターンである。

【００２２】図６の（ａ）は、外部端子５２の真下に位
置して形成された入出力保護デバイスおよび接続用ダイ
オードの詳細を示す断面図であり、同図（ｂ）は、その
等価回路図である。図６の（ａ）において、５４はシリ
コン基板、５５はシリコン基板５４の上面に外部端子の
真下に位置してその配列方向に沿って形成された絶縁体
であり、この絶縁体５５上には、単結晶または多結晶の
半導体層５６が形成されている。半導体層５６には、イ
オン注入法によりＰ型およびＮ型不純物を注入すること
によって２個の入出力保護デバイス２５ａ，２５ｂと端
子接続用ダイオード５７，５８をつくるためのＰ型およ
びＮ型領域が形成されている。また、イオン注入された
半導体層５６には、第一の絶縁層５９が被着され、この
絶縁層５９上には、コンタクトホールを形成した後、入
出力デバイス２５ａ，２５ｂと接続用ダイオード５７，
５８間を接続するための一層目の配線６０が形成され
る。さらに、一層目の配線６０を施した上面には、第２
の絶縁層６１が被着され、この絶縁層６１上には、接続
用ダイオード５７，５８を形成するＮ型，Ｐ型領域との
コンタクトホールを形成した後、外部端子５２との接続
を行う二層目の配線パターン５３を形成する。

【００２３】このような第２の実施例においては、二層
配線構造にすることにより、入出力保護デバイスおよび
接続用のダイオードを外部端子下に形成することができ
るとともに、チップ面積を大きくしなくとも入出力保護
デバイスの設置面積を大きくできる。また、設置面積が
大きくなることにより、入出力保護デバイスを図６の
（ａ）に示すように２個設けることができ、この入出力
保護デバイスを図６の（ｂ）に示すように並列接続する
ことによって、異常電圧に対する破壊耐量の大きい入出
力保護装置を提供できる。

【００２４】−第三の実施例− 図７は、本発明の第３の実施例を示す等価回路図であ
る。この第３の実施例においては、外部端子８０の両端
に接続されるダイオード８１，８２を直列接続した１対
ずつのダイオード８１ａ，８１ｂ，８２ａ，８２ｂによ
り構成したところに特徴を有する。

【００２５】このように接続用ダイオードにダイオード
を２個直列接続した構成にすることにより、接続用ダイ
オードの異常電圧に対する耐圧を１個の場合の倍にする
ことができる。また、このような接続用ダイオードも入
出力保護デバイス２５と同時に半導体層に形成できる。

【００２６】

【発明の効果】以上説明したように本発明によれば、
正、負いずれの極性の異常電圧も緩和する入出力保護デ
バイスと、入出力保護デバイスに並列に接続された複数
の外部端子と、各外部端子を共用の入出力保護デバイス
に接続するためのダイオードとによって、集積回路の入
出力保護装置を構成したので、入出力保護デバイスの個
数を外部端子の個数よりも少なくすることができ、これ
によって集積回路の外部端子に対する保護用構成素子を
形成するのに必要な半導体チップ面積も減少でき、かつ
配線の混雑を防止することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す入出力保護装置の
等価回路図である。

【図２】第１の実施例の集積回路を実現した構造例を示
すレイアウト図である。

【図３】（ａ）は図２のＡ部分を拡大して示すレイアウ
ト図であり、（ｂ）はその等価回路図である。

【図４】（ａ）は図３（ａ）のＸ−Ｘ線に沿う拡大断面
図であり、（ｂ）はその等価回路図である。

【図５】本発明の第２の実施例を示す半導体チップのレ
イアウト図である。

【図６】（ａ）は図５のＢ部分を拡大して示す断面図で
あり、（ｂ）はその等価回路図である。

【図７】本発明の第３の実施例を示す等価回路図であ
る。

【図８】従来の入出力保護装置の等価回路図である。

【図９】従来の入出力保護装置の断面図である。

【図１０】従来における半導体チップのレイアウト図で
ある。

【符号の説明】

２１〜２４ 外部端子 ２５ 入出力保護デバイス ２６，２７ ライン ３８〜３５ 接続用ダイオード

Claims (1)

【特許請求の範囲】
1. 【請求項１】 正，負いずれの極性の異常電圧に対して
   もこれを緩和する入出力保護デバイスを有し、 前記入出力保護デバイスの両端には集積回路の複数の外
   部端子を並列に接続し、 前記入出力保護デバイスの一端と各外部端子の一端との
   間には、それぞれの外部端子に印加された異常電圧によ
   り順方向にバイアスされるダイオードを、前記入出力保
   護デバイスの他端と各外部端子の他端との間には、逆方
   向にバイアスされるダイオードをそれぞれ接続したこと
   を特徴とする集積回路の入出力保護装置。