JPH0575406A - 波形整形回路及びクロツク回路 - Google Patents

Abstract

(57)【要約】 【目的】 ＨＩＧＨの期間とＬＯＷの期間とが等しくな
るようにクロックの波形を整形する。 【構成】 ｐチャネル型の第１及び第２のトランジスタ
１，２並びにｎチャネル型の第３及び第４のトランジス
タ３，４をそれぞれ直列に接続し、第１及び第４のトラ
ンジスタのソースをそれぞれ電源電位及び接地電位に接
続し、第２及び第３のトランジスタのドレインを互いに
接続し、この接続部にローパスフィルタ９と第１及び第
２のインバータ７，８とを接続し、ローパスフィルタ９
の出力を第１及び第４のトランジスタのゲートに帰還す
る。外部クロックФを第２及び第３のトランジスタのゲ
ートに入力し、ローパスフィルタ９の出力電圧によって
第１及び第４のトランジスタのオン抵抗を制御すること
により、インバータ８からＨＩＧＨとＬＯＷの期間が等
しくなるように整形したクロックを出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は波形整形回路及びこの波
形整形回路を備えたクロック回路に関するものである。

【０００２】

【従来の技術】近年、マイクロプロセッサには高速な動
作が要求されるようになってきている。これに伴い、マ
イクロプロセッサに１００ＭＨｚ以上の高周波数のクロ
ックを外部から供給することが必要となってきている。
ところが、外部から供給されるクロックの周波数が高く
なると、ＣＰＵボードの配線抵抗、配線容量等の影響に
よってクロックの波形の変形等が著しくなり、ＨＩＧＨ
の期間とＬＯＷの期間とが等しいクロックを供給するこ
とが困難となってきている。このように変形した波形を
有する周波数の高いクロックを用いると、マイクロプロ
セッサを高速で安定に動作させることができない。

【０００３】図８は従来の二相クロックを発生させるク
ロック回路の回路図を示すものである。このクロック回
路は、外部クロックΦが直接入力される第１のＮＡＮＤ
ゲート７１と、第３のインバータ７３を介して入力され
る第２のＮＡＮＤゲート７２と、第１のＮＡＮＤゲート
７１の出力が入力される第１の遅延回路７４と、第１の
遅延回路７４の出力を反転して出力する第１のインバー
タ７６と、第２のＮＡＮＤゲート７２の出力が入力され
る第２の遅延回路７５と、第２の遅延回路７５の出力を
反転して出力する第２のインバータ７７とを有し、第１
の遅延回路７４の出力は第２のＮＡＮＤゲート７２に入
力され、第２の遅延回路７５の出力は第１のＮＡＮＤゲ
ート７１に入力されている。第１のインバータ７６から
はクロックΦ１が出力され、第２のインバータ７７から
はクロックΦ２が出力される。

【０００４】以上の構成を有するクロック回路の動作に
ついて説明する。図９はこのクロック回路のタイミング
を示している。まず、外部より入力信号ΦのＬＯＷが入
力されると、図９の矢印ａに示すように、第１のＮＡＮ
Ｄゲート７１の出力ＡがＨＩＧＨになる。第１のＮＡＮ
Ｄゲート７１の出力ＡがＨＩＧＨになると、図９の矢印
ｂに示すように、第１の遅延回路７４の出力Ｂは第１の
ＮＡＮＤゲート７１の出力Ａより遅れてＨＩＧＨにな
る。第１の遅延回路７４の出力ＢがＨＩＧＨになると、
第１のインバータ７６の出力がＬＯＷになり、図９の矢
印ｃに示すように、クロックΦ１がＬＯＷになる。

【０００５】また、ＬＯＷの入力信号Φは第３のインバ
ータ７３にも入力され第３のインバータ７３の出力はＨ
ＩＧＨとなっているので、第１の遅延回路７４の出力Ｂ
がＨＩＧＨになると、図９の矢印ｄに示すように、第２
のＮＡＮＤゲート７２の出力ＣはＬＯＷになる。第２の
ＮＡＮＤゲート７２の出力ＣがＬＯＷになると、図９の
矢印ｅに示すように、第２の遅延回路７５の出力Ｄは第
２のＮＡＮＤゲート７２の出力Ｃより遅れてＬＯＷにな
る。第２の遅延回路７５の出力ＤがＬＯＷになると第２
のインバータ７７の出力がＨＩＧＨになり、図９の矢印
ｆに示すように、クロックΦ２がＨＩＧＨとなる。

【０００６】次に、外部クロックΦがＨＩＧＨになると
第３のインバータ７３の出力がＬＯＷになり、図９の矢
印ｇに示すように、第２のＮＡＮＤゲート７２の出力Ｃ
がＨＩＧＨになる。第２のＮＡＮＤゲート７２の出力Ｃ
がＨＩＧＨになると、図９の矢印ｈに示すように、第２
の遅延回路７５の出力Ｄは第２のＮＡＮＤゲート７２の
出力Ｃより遅れてＨＩＧＨになる。第２の遅延回路７５
の出力ＤがＨＩＧＨになると第２のインバータ７７の出
力がＬＯＷになり、図９の矢印ｉに示すように、クロッ
クΦ２がＬＯＷになる。また、第２の遅延回路７５の出
力ＤがＨＩＧＨになると、図９の矢印ｊに示すように、
第１のＮＡＮＤゲート７１の出力ＡがＬＯＷとなる。第
１のＮＡＮＤゲート７１の出力ＡがＬＯＷとなると、図
９の矢印ｋに示すように、第１の遅延回路７４の出力Ｂ
は第１のＮＡＮＤゲート７１の出力Ａより遅れてＬＯＷ
となる。第１の遅延回路７４の出力ＢがＬＯＷになる
と、第１のインバータ７６の出力がＨＩＧＨとなり、図
９の矢印ｌに示すように、クロックΦ１がＨＩＧＨとな
る。

【０００７】上記のような動作により、図９に示すよう
に、ＨＩＧＨの期間、即ちパルス幅が互いに重ならない
二相クロックΦ１、Φ２を発生させることができる。

【０００８】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、外部クロックΦのパルス幅が変化した
場合、図１０に示すようにΦ１のパルス幅ｔ１とΦ２の
パルス幅ｔ２とが等しくならない。ｔ１のようにパルス
幅が短くなると、例えばメモリにデータの書き込みを行
うことができなくなるという問題点を生じる。また、パ
ルスの間のＬＯＷの期間が短くなると、プリチャージの
時間が不足し誤動作するという問題点を生じる。

【０００９】本発明は上記問題点に鑑み、外部クロック
のＨＩＧＨの期間とＬＯＷの期間との比が変化しても、
ＨＩＧＨの期間の長さとＬＯＷの期間の長さとが等しく
なるように整形を行う波形整形回路と、この波形整形回
路を用いることにより、外部クロックのＨＩＧＨの期間
とＬＯＷの期間との比が変化しても、パルス幅が互いに
等しい二相クロックを発生する回路を提供することを目
的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、請求項１の発明は、それぞれのソースとドレインと
が直列に接続された少なくとも２つのトランジスタによ
り構成される第１及び第２のトランジスタ列を設け、第
１及び第２のトランジスタ列の一端に位置するトランジ
スタのソースをそれぞれ第１及び第２の電位に接続し、
第１及び第２のトランジスタ列の他端に位置するトラン
ジスタのそれぞれのドレインを互いに接続すると共にこ
れらの第１及び第２のトランジスタのうちの少なくとも
１つずつのトランジスタのゲートに外部クロックを入力
し、これらのドレインにローパスフィルタと２つの直列
に接続したインバータとを接続し、このローパスフィル
タの出力電圧によって第１及び第２のトランジスタ列の
前記ローパスフィルターの出力に接続されているトラン
ジスタのオン抵抗を制御して２つのインバータからＨＩ
ＧＨの期間とＬＯＷの期間とが等しくなるように整形し
たクロックを出力するものである。

【００１１】具体的に請求項１の発明が講じた解決手段
は、それぞれのソースとドレインとが直列に接続された
少なくとも２つのトランジスタにより構成され一端に位
置するトランジスタのソースが第１の電位に接続され前
記少なくとも２つのトランジスタのうちの何れかのトラ
ンジスタのゲートに外部クロックが入力される第１のト
ランジスタ列と、それぞれのソースとドレインとが直列
に接続された少なくとも２つのトランジスタにより構成
され一端に位置するトランジスタのソースが第２の電位
に接続され他端に位置するトランジスタのドレインが前
記第１のトランジスタ列の他端に位置するトランジスタ
のドレインに接続され前記少なくとも２つのトランジス
タのうちの何れかのトランジスタのゲートに外部クロッ
クが入力される第２のトランジスタ列と、前記第１及び
第２のトランジスタ列のそれぞれの他端に位置するトラ
ンジスタのそれぞれのドレインからの信号が入力され前
記第１及び第２のトランジスタ列の前記外部クロックが
入力されるトランジスタ以外のトランジスタの少なくと
も１つのゲートに信号を出力するローパスフィルタと、
前記第１及び第２のトランジスタ列のそれぞれの他端に
位置するトランジスタのそれぞれのドレインからの信号
が入力されクロックを出力する互いに直列に接続された
第１及び第２のインバータとを備えた構成とするもので
ある。

【００１２】また、請求項２の発明は、請求項１の発明
におけるローパスフィルタの出力をソースとドレインと
を直列に接続した第１の帰還用トランジスタ及び第２の
帰還用トランジスタのそれぞれのゲートに入力し、これ
らのトランジスタのソースをそれぞれ第３及び第４の電
位に接続すると共に、これらのトランジスタのドレイン
を互いに接続することによってローパスフィルタの出力
を更に増幅し、この増幅した信号によって第１及び第２
のトランジスタ列の前記外部クロックを入力とするトラ
ンジスタ以外のトランジスタのそれぞれのオン抵抗を制
御して２つのインバータからＨＩＧＨの期間とＬＯＷの
期間とが等しくなるように整形したクロックを出力する
ものである。

【００１３】具体的に請求項２の発明が講じた解決手段
は、それぞれのソースとドレインとが直列に接続された
少なくとも２つのトランジスタにより構成され一端に位
置するトランジスタのソースが第１の電位に接続され前
記少なくとも２つのトランジスタのうちの何れかのトラ
ンジスタのゲートに外部クロックが入力される第１のト
ランジスタ列と、それぞれソースとドレインとが直列に
接続された少なくとも２つのトランジスタにより構成さ
れ一端に位置するトランジスタのソースが第２の電位に
接続され他端に位置するトランジスタのドレインが前記
第１のトランジスタ列の他端に位置するトランジスタの
ドレインに接続され前記少なくとも２つのトランジスタ
のうちの何れかのトランジスタのゲートに外部クロック
が入力される第２のトランジスタ列と、前記第１及び第
２のトランジスタ列のそれぞれの他端に位置するトラン
ジスタのそれぞれのドレインからの信号が入力されるロ
ーパスフィルタと、該ローパスフィルタからの出力信号
が入力されるゲートと第３の電位に接続されたソースと
前記第１及び第２のトランジスタ列の前記外部クロック
が入力されるトランジスタ以外のトランジスタの少なく
とも１つのゲートに接続されたドレインとを有する第１
の帰還用トランジスタと、前記ローパスフィルタからの
出力信号が入力されるゲートと第４の電位に接続された
ソースと前記第１の帰還用トランジスタのドレイン並び
に前記第１及び第２のトランジスタ列の前記外部クロッ
クが入力されるトランジスタ以外のトランジスタの少な
くとも１つのゲートに接続されたドレインとを有する第
２の帰還用トランジスタと、前記第１及び第２のトラン
ジスタ列のそれぞれの他端に位置するトランジスタのそ
れぞれのドレインからの信号が入力されクロックを出力
する互いに直列に接続された第１及び第２のインバータ
とを備えた構成とするものである。

【００１４】また、請求項３の発明は、請求項１又は２
の発明に係る波形整形回路を備えたクロック回路であっ
て、該波形整形回路からのクロックに基づいて互いにパ
ルス幅の等しい二相クロックが出力される構成とするも
のである。

【００１５】

【作用】請求項１の発明の構成により、第１及び第２の
トランジスタ列のそれぞれの他端に位置するトランジス
タのそれぞれのドレインからの信号が入力され、かつ第
１及び第２のトランジスタ列の外部クロックを入力とす
るトランジスタ以外のトランジスタのそれぞれ少なくと
も１つのゲートに信号を出力するローパスフィルタを設
けたので、第１及び第２のトランジスタ列のそれぞれの
他端に位置するトランジスタのそれぞれのゲートに入力
される外部クロックのＨＩＧＨの期間がＬＯＷの期間よ
り長い場合にはローパスフィルタからの出力電圧が下が
り、ＬＯＷの期間がＨＩＧＨの期間より長い場合には上
がることにより、ローパスフィルタを構成する容量素子
の両端電圧の変動が一定になるようにフィードバックが
行われ、容量素子の両端におけるクロックの波形は、Ｈ
ＩＧＨの期間とＬＯＷの期間が等しくなるように整形さ
れる。

【００１６】また、請求項２の発明の構成により、ソー
スとドレインとが直列に接続されそれぞれのソースが第
３及び第４の電位に接続されると共にそれぞれドレイン
が互いに接続された第１の帰還用トランジスタ及び第２
の帰還用トランジスタを設けたので、ローパスフィルタ
の出力をこれらのトランジスタに入力して増幅し、この
増幅された信号によって第１及び第２のトランジスタ列
の一端に位置するトランジスタのオン抵抗が制御され、
２つのインバータから出力されるクロックの波形はＨＩ
ＧＨの期間のとＬＯＷの期間とが等しくなるように整形
される。

【００１７】更に、請求項３の発明の構成により、請求
項１又は２の波形整形回路によってＨＩＧＨの期間とＬ
ＯＷの期間とが等しくなるように外部クロックが整形さ
れ、この整形されたクロックから互いにパルス幅が等し
くなるように整形された二相クロックが生成される。

【００１８】

【実施例】以下、本発明の実施例について、図面を参照
しながら説明する。図１は本発明の第１の実施例に係る
波形整形回路を示している。本実施例の波形整形回路
は、ｐチャネルトランジスタである第１及び第２のトラ
ンジスタ１，２からなる第１のトランジスタ列２１と、
ｎチャネルトランジスタである第３及び第４のトランジ
スタ３，４からなる第２のトランジスタ列２２と、抵抗
素子５及び容量素子６からなるローパスフィルタ９と、
直列に接続された第１及び第２のインバータ７，８とを
有している。

【００１９】第１のトランジスタ列２１では第１のトラ
ンジスタ１のドレインと第２のトランジスタ２のソース
とが互いに接続され、第１のトランジスタ列２１の一端
に位置する第１のトランジスタ１のソースは第１の電位
としての電源電位に接続されている。また、第２のトラ
ンジスタ列２２では第４のトランジスタ４のドレインと
第３のトランジスタ３のソースとが互いに接続され、第
２のトランジスタ列２２の一端に位置する第４のトラン
ジスタ４のソースは第２の電位としての接地電位に接続
されている。更に、第１のトランジスタ列２１の他端に
位置する第２のトランジスタ２のドレインと、第２のト
ランジスタ列２２の他端に位置する第３のトランジスタ
３のドレインとは互いに接続されている。

【００２０】第２のトランジスタ２のゲートと第３のト
ランジスタ３のゲートには外部クロックΦが入力されて
いる。また、第２のトランジスタ２のドレインと第３の
トランジスタ３のドレインとはローパスフィルタ９を構
成する抵抗素子５の一端に接続されと共に、第１のイン
バータ７の入力に接続されている。抵抗素子５の他端に
はローパスフィルタ９を構成する容量素子６の一端が接
続され、容量素子６の他端は接地電位に接続されてい
る。また、抵抗素子５の出力は第１のトランジスタ１の
ゲートと第４のトランジスタ４のゲートに帰還されてい
る。第１のインバータ７の出力は第２のインバータ８に
入力され、第２のインバータ８からはこの波形整形回路
の出力ｃとしてクロックが出力される。

【００２１】本実施例の波形整形回路の出力は、入力信
号の論理を反転したものとなっている。また、本実施例
では電源電圧の１／２を第１〜第４のトランジスタのゲ
ートのしきい値電圧として設定してある。従って、電源
電圧の１／２を境として各トランジスタの出力がＨＩＧ
ＨとＬＯＷの何れかに変化する。また、第１のトランジ
スタ１と第４のトランジスタ４、及び第２のトランジス
タ２と第３のトランジスタ３は、得られるクロックのＨ
ＩＧＨとＬＯＷの期間を等しくするためにそれぞれ互い
に等しい駆動能力を有している。

【００２２】以上のように構成された波形整形回路の動
作について説明する。図２〜図４は、それぞれ図１にお
けるａ点、ｂ点及び第２のインバータ８の出力における
回路シュミレーションの結果を示している。まず、外部
クロックΦの電源電圧の１／２の電圧よりも電圧が高い
期間（以下、「ＨＩＧＨの期間」という）が短い場合に
ついて説明する。ここでは、１サイクルが３０ｎｓで、
ＨＩＧＨの期間が１０ｎｓ場合について説明する。外部
クロックΦのＨＩＧＨの期間が短い場合、第２のトラン
ジスタ２のオン状態の時間が長くなり、図２の点線Ｘに
示すように、図１のａ点の平均電位は電源電圧の１／２
よりも上がることになる。

【００２３】図１のａ点の電位の変動を抵抗素子５及び
容量素子６によって構成されるローパスフィルタ９を通
すことにより、図１のｂ点の電位は図３の破線Ｙのよう
に平滑化される。このとき、図１のｂ点の電位は電源電
圧の１／２よりも高くなり、図１のｂ点にゲートが接続
されている第１のトランジスタ１がｐチャネルトランジ
スタであるためにそのオン抵抗は高くなる一方、第４の
トランジスタ４がｎチャネルトランジスタであるために
そのオン抵抗は低くなる。このため、図１のａ点の電圧
は上がり難くなり、同じ電位に上がるまで時間を要す
る。従って、図１のａ点の電圧のＨＩＧＨの期間は、図
２に示したフィードバック前の期間（１）では１９．０
ｎｓであるのに対して、数サイクル後のフィードバック
後の期間（２）では２０．４ｎｓと長くなる。その結
果、図４の点線Ｘの反転信号を考えると、フィードバッ
ク前においては出力信号のＨＩＧＨの期間が１０ｎｓ、
電源電圧の１／２より低い期間（以下、「ＬＯＷの期
間」という）が２０ｎｓであったものが、フィードバッ
ク後においてはＨＩＧＨの期間が１１．８ｎｓ、ＬＯＷ
の期間が１８．２ｎｓとなり、本実施例の波形整形回路
がＨＩＧＨの期間とＬＯＷの期間とが等しくなるように
機能していることが分かる。更に回路定数を最適化する
ことによりＨＩＧＨの期間とＬＯＷの期間を等しくする
ことができる。

【００２４】次に、ＨＩＧＨの期間とＬＯＷの期間とが
共に１５ｎｓと等しい外部クロックΦを入力した場合に
ついて説明する。ＨＩＧＨの期間とＬＯＷの期間が等し
ければ、図１のａ点の電位の平均値は、図２の期間
（１）及び期間（２）における破線Ｙに示すように、フ
ィードバックの前後でほぼ電源電圧の１／２となってい
る。そのため、図１のｂ点の電位も同様に図３の破線Ｙ
のようにほぼ電源電圧の１／２となり、第１のトランジ
スタ１と第４のトランジスタ４のオン抵抗も等しくな
り、フィードバック後も図１のａ点の電位の変化せず、
図４の破線Ｙのように出力信号のＨＩＧＨとＬＯＷの期
間はほぼ等しい状態に保たれる。

【００２５】次に、ＨＩＧＨの期間が２０ｎｓ、ＬＯＷ
の期間が１０ｎｓである外部クロックを入力した場合に
ついて説明する。このように外部クロックΦのＨＩＧＨ
の期間が長い場合、ｎチャネルトランジスタである第３
のトランジスタ３のオン状態の時間が長くなり、結果と
して図２の実線Ｚに示すように、図１のａ点の平均電位
は下がることになる。この結果、外部クロックΦのＨＩ
ＧＨの期間が短い場合とは逆に、図１のｂ点の電圧は、
図３の実線Ｚに示すように、電源電圧の１／２よりも低
くなる。このため、図１のｂ点に接続されているｐチャ
ネルトランジスタである第１のトランジスタ１のオン抵
抗は低くなり、ｎチャネルトランジスタである第４のト
ランジスタ４のオン抵抗は高くなる。その結果、図１の
ａ点の電圧は下がり難くなり、同じ電位に下がるまで時
間を要する。従って、図４のフィードバック前の期間
（１）におけるＨＩＧＨの期間が２０ｎｓ、ＬＯＷの期
間が１０ｎｓであるのに対して、図４のフィードバック
後の期間（２）におけるＨＩＧＨの期間は１７ｎｓ、Ｌ
ＯＷの期間は１３ｎｓとなる。このように、本実施例の
波形整形回路は出力信号のＨＩＧＨの期間とＬＯＷの期
間とが等しくなるように機能していることが分かる。更
に回路定数を最適化することによりＨＩＧＨの期間とＬ
ＯＷの期間を等しくすることができる。

【００２６】以上のように本実施例の波形整形回路で
は、第２及び第３のトランジスタ２，３のそれぞれのド
レインからの信号がローパスフィルタ９に入力され、こ
のローパスフィルタ９からの出力が第１及び第４のトラ
ンジスタ１，４のゲートに入力されるので、外部クロッ
クのＨＩＧＨの期間がＬＯＷの期間より長い場合にはロ
ーパスフィルタ９からの出力電圧が下がることにより、
ＬＯＷの期間がＨＩＧＨの期間より長い場合は上がるこ
とにより、第１及び第４のトランジスタ１，４のオン抵
抗は、出力ｃのクロックのＨＩＧＨの期間とＬＯＷの期
間が等しくなるように制御される。

【００２７】本実施例の波形整形回路では、温度や電圧
が変動しても図１のｂ点の電位が電源電圧の１／２にな
るように機能するため、温度や電圧の変化に対しても安
定な動作が可能である。

【００２８】なお、本実施例ではＨＩＧＨの期間とＬＯ
Ｗの期間とを等しくするために、第１のトランジスタ１
と第２のトランジスタ４の駆動能力を互いに等しくし、
且つ第２のトランジスタ２と第３のトランジスタ３の駆
動能力を互いに等しくしたが、これらのトランジスタの
駆動能力を変化させることにより、ＨＩＧＨの期間とＬ
ＯＷの期間との比を変えることが可能である。

【００２９】また、本実施例において、抵抗素子５とし
てポリシリコンによる抵抗、半導体の拡散抵抗、トラン
ジスタのオン抵抗等を用いることができる。更に、本実
施例ではローパスフィルタ９としてＬ形ＲＣ回路を用い
たが、ＬＣ回路でも同様の効果が得られ、またπ形ある
いは梯子型の回路でも同様の効果が得られる。

【００３０】図６は本発明の第２の実施例に係る波形整
形回路を示すものである。本実施例では、図１の回路構
成に加えて、帰還用ｎチャネルトランジスタ１０と帰還
用ｐチャネルトランジスタ１１とを有している。図６の
図１に対応する部分には図１と同じ番号を付してある。
帰還用ｎチャネルトランジスタ１０のソースは第３の電
位としての電源電位に接続され、帰還用ｐチャネルトラ
ンジスタ１１のソースは第４の電位としての接地電位に
接続されている。また、帰還用ｎチャネルトランジスタ
１０のゲートと帰還用ｐチャネルトランジスタ１１のゲ
ートには、図１のローパスフィルタ９の出力が接続され
ている。更に、帰還用ｎチャネルトランジスタ１０のド
レインと帰還用ｐチャネルトランジスタ１１のドレイン
とは互いに接続され、第１のトランジスタのゲートと第
４のトランジスタのゲートとに接続されている。

【００３１】図６の波形整形回路では、図１の回路にお
けるローパスフィルタ９の出力電位の脈動が帰還用ｎチ
ャネルトランジスタ１０と帰還用ｐチャネルトランジス
タ１１とによって更に増幅されて、第１のトランジスタ
１及び第４のトランジスタ４のゲートに入力される。即
ち、帰還用ｎチャネルトランジスタ１０と帰還用ｐチャ
ネルトランジスタ１１とを用いて帰還の効果を大きくす
ることにより、出力のＨＩＧＨの期間とＬＯＷの期間と
を等しくする効果を高めたものである。

【００３２】なお、本実施例でも、ローパスフィルタ９
としてＬ形ＲＣ回路を用いたが、第１の実施例と同様に
他の構成としても同様の効果が得られる。更に、本実施
例では外部クロックФを第２のトランジスタ２と第３の
トランジスタ３に入力したが、これに代えて第１のトラ
ンジスタ１と第４のトランジスタ４に入力しても同様の
効果が得られる。また、第２の実施例では帰還用ｎチャ
ネルトランジスタ１０を電源電位に、帰還用ｐチャネル
トランジスタ１１を接地電位に接続したが、他の電圧に
する事によりフィードバック効果を調整することが可能
である。

【００３３】更に、上記の第１及び第２の実施例では、
第１及び第２のトランジスタ列２１，２２をそれぞれ２
つのトランジスタによって構成したが、３つ以上のトラ
ンジスタで構成することも可能である。この場合には、
トランジスタ列の両端以外のトランジスタの入力に外部
の制御信号を入力することにより、フィードバック効果
を調整することが可能である。

【００３４】また、複数の第１又は第２の実施例の波形
整形回路を直列に接続することにより、ＨＩＧＨの期間
とＬＯＷの期間とをさらに等しくするように外部クロッ
クを整形することが可能である。図５は図１に示す第１
の実施例の波形整形回路を２つ直列に接続した場合の出
力波形を示している。外部から入力されるクロックの１
サイクルが３０ｎｓでＨＩＧＨの期間が１０ｎｓの場
合、図４に示すように第１の実施例の波形整形回路が１
つでは１８．２ｎｓであった出力信号のＬＯＷの期間
が、この波形整形回路を２つ直列に接続した場合には、
図５に示すように１７．６ｎｓとなり、さらにＨＩＧＨ
の期間とＬＯＷの期間とを等しくする効果があることが
分かる。

【００３５】図７は本発明の第３の実施例に係るクロッ
ク回路を示したものである。このクロック回路は、図８
の従来のクロック回路の外部クロックの入力部に本発明
の波形整形回路７８を接続したものである。即ち、図７
のクロック回路における第１及び第２のＮＡＮＤゲート
７１，７２、第１、第２及び第３のインバータ７６，７
７，７３、第１及び第２の遅延回路７４，７５は、図８
の従来のクロック回路におけるものと同様である。この
波形整形回路７８によってＨＩＧＨの期間とＬＯＷの期
間とが等しくなるように整形された信号が従来の構成の
クロック回路に入力される。このように整形されたクロ
ックを用いることにより、外部クロックФのＨＩＧＨの
期間とＬＯＷの期間とが異なる場合でも、互いにパルス
幅が等しくなるように整形された二相クロックを供給す
ることが可能となる。

【００３６】

【発明の効果】以上説明したように、請求項１の発明に
係る波形整形回路は、第１及び第２のトランジスタ列の
それぞれの他端に位置するトランジスタのそれぞれのド
レインからの信号が入力され、かつ第１及び第２のトラ
ンジスタ列の少なくとも１つのトランジスタのそれぞれ
のゲートに信号を出力するローパスフィルタを有してい
るので、第１及び第２のトランジスタ列のそれぞれの他
端に位置するトランジスタのそれぞれのゲートに入力さ
れる外部クロックのＨＩＧＨの期間がＬＯＷの期間より
長い場合にはローパスフィルタからの出力電圧が下がる
ことにより、ＬＯＷの期間がＨＩＧＨの期間より長い場
合は上がることにより、ローパスフィルタを構成する容
量素子の両端電圧の変動が一定になるようにフィードバ
ックが行われ、容量素子の両端におけるクロックのＨＩ
ＧＨの期間とＬＯＷの期間が等しくなるようにクロック
の波形が整形される。従って、このような小さな波形整
形回路をクロック回路に備えるだけで、マイクロプロセ
ッサを高速で安定に動作させることができるクロックを
供給することができる。

【００３７】また、請求項２の発明に係る波形整形回路
は、ソースとドレインとを直列に接続しそれぞれのソー
スを第３及び第４の電位に接続すると共にそれぞれドレ
インを互いに接続した第１の帰還用トランジスタ及び第
２の帰還用トランジスタを有しているので、ローパスフ
ィルタの出力はこれらのトランジスタによって増幅さ
れ、この増幅された信号によって第１及び第２のトラン
ジスタ列の少なくとも１つのそれぞれのトランジスタの
オン抵抗が制御され、２つのインバータから出力される
クロックのＨＩＧＨの期間のとＬＯＷの期間とが等しく
なるように整形される。従って、このような小さな波形
整形回路をクロック回路に備えるだけで、マイクロプロ
セッサを高速で安定に動作させることができるクロック
を供給することができる。

【００３８】更に、請求項３の発明に係るクロック回路
では、請求項１又は２の波形整形回路によってＨＩＧＨ
の期間とＬＯＷの期間とが等しくなるように外部クロッ
クが整形され、この整形されたクロックから二相クロッ
クが生成されるので、このクロック回路から出力される
二相クロックのパルス幅は互いに等しくなるように整形
される。従って、このクロック回路から発生されるクロ
ックをマイクロプロセッサに供給することにより、マイ
クロプロセッサを高速で安定に動作させることができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係る波形整形回路を示
す図である。

【図２】図１の回路のａ点における回路シミュレーショ
ンの結果を示す波形図である。

【図３】図１の回路のｂ点における回路シミュレーショ
ンの結果を示す波形図である。

【図４】図１の回路の回路シミュレーションによる出力
ｃを示す波形図である。

【図５】本発明の第１の実施例に係る２つの波形整形回
路を直列に接続した場合の回路シミュレーションによる
出力ｃを示す波形図である。

【図６】本発明の第２の実施例に係る波形整形回路を示
す図である。

【図７】本発明の第３の実施例に係るクロック回路を示
す図である。

【図８】従来のクロック回路を示す図である。

【図９】従来のクロックを発生するクロック回路のタイ
ミング図である。

【図１０】従来のクロック回路にＨＩＧＨの期間が短い
外部クロックを入力した場合の出力のタイミング図であ
る。

【符号の説明】

１ 第１のトランジスタ ２ 第２のトランジスタ ３ 第３のトランジスタ ４ 第４のトランジスタ ５ 抵抗素子 ６ 容量素子 ７ 第１のインバータ ８ 第２のインバータ ９ ローパスフィルタ １０ 帰還用ｎチャネルトランジスタ（第１の帰還用ト
ランジスタ） １１ 帰還用ｐチャネルトランジスタ（第２の帰還用ト
ランジスタ） ２１ 第１のトランジスタ列 ２２ 第２のトランジスタ列

Claims (3)

【特許請求の範囲】
1. 【請求項１】 それぞれのソースとドレインとが直列に
   接続された少なくとも２つのトランジスタにより構成さ
   れ一端に位置するトランジスタのソースが第１の電位に
   接続され前記少なくとも２つのトランジスタのうちの何
   れかのトランジスタのゲートに外部クロックが入力され
   る第１のトランジスタ列と、 それぞれのソースとドレインとが直列に接続された少な
   くとも２つのトランジスタにより構成され一端に位置す
   るトランジスタのソースが第２の電位に接続され他端に
   位置するトランジスタのドレインが前記第１のトランジ
   スタ列の他端に位置するトランジスタのドレインに接続
   され前記少なくとも２つのトランジスタのうちの何れか
   のトランジスタのゲートに外部クロックが入力される第
   ２のトランジスタ列と、 前記第１及び第２のトランジスタ列のそれぞれの他端に
   位置するトランジスタのそれぞれのドレインからの信号
   が入力され前記第１及び第２のトランジスタ列の前記外
   部クロックが入力されるトランジスタ以外のトランジス
   タの少なくとも１つのゲートに信号を出力するローパス
   フィルタと、 前記第１及び第２のトランジスタ列のそれぞれの他端に
   位置するトランジスタのそれぞれのドレインからの信号
   が入力されクロックを出力する互いに直列に接続された
   第１及び第２のインバータとを備えたことを特徴とする
   波形整形回路。
2. 【請求項２】 それぞれのソースとドレインとが直列に
   接続された少なくとも２つのトランジスタにより構成さ
   れ一端に位置するトランジスタのソースが第１の電位に
   接続され前記少なくとも２つのトランジスタのうちの何
   れかのトランジスタのゲートに外部クロックが入力され
   る第１のトランジスタ列と、 それぞれソースとドレインとが直列に接続された少なく
   とも２つのトランジスタにより構成され一端に位置する
   トランジスタのソースが第２の電位に接続され他端に位
   置するトランジスタのドレインが前記第１のトランジス
   タ列の他端に位置するトランジスタのドレインに接続さ
   れ前記少なくとも２つのトランジスタのうちの何れかの
   トランジスタのゲートに外部クロックが入力される第２
   のトランジスタ列と、 前記第１及び第２のトランジスタ列のそれぞれの他端に
   位置するトランジスタのそれぞれのドレインからの信号
   が入力されるローパスフィルタと、 該ローパスフィルタからの出力信号が入力されるゲート
   と第３の電位に接続されたソースと前記第１及び第２の
   トランジスタ列の前記外部クロックが入力されるトラン
   ジスタ以外のトランジスタの少なくとも１つのゲートに
   接続されたドレインとを有する第１の帰還用トランジス
   タと、 前記ローパスフィルタからの出力信号が入力されるゲー
   トと第４の電位に接続されたソースと前記第１の帰還用
   トランジスタのドレイン並びに前記第１及び第２のトラ
   ンジスタ列の前記外部クロックが入力されるトランジス
   タ以外のトランジスタの少なくとも１つのゲートに接続
   されたドレインとを有する第２の帰還用トランジスタ
   と、 前記第１及び第２のトランジスタ列のそれぞれの他端に
   位置するトランジスタのそれぞれのドレインからの信号
   が入力されクロックを出力する互いに直列に接続された
   第１及び第２のインバータとを備えたことを特徴とする
   波形整形回路。
3. 【請求項３】 請求項１又は２記載の波形整形回路を備
   え、該波形整形回路より出力されるクロックから互いに
   パルス幅が等しくなるように整形された二相クロックを
   生成することを特徴とするクロック回路。