JPH0575478A - シリアル・パラレル変換回路 - Google Patents
シリアル・パラレル変換回路Info
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- JPH0575478A JPH0575478A JP23273191A JP23273191A JPH0575478A JP H0575478 A JPH0575478 A JP H0575478A JP 23273191 A JP23273191 A JP 23273191A JP 23273191 A JP23273191 A JP 23273191A JP H0575478 A JPH0575478 A JP H0575478A
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Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】ＲＡＭの使用数を減少するとともに書き込み読
み出し制御を簡単にする。 【構成】複数の入力ポートとデータ出力ポートとを有し
第１の書き込み制御信号によるシリアルデータの書き込
みと第１の書き込み制御信号より任意のビット長遅延し
て読み出す第１の読み出し制御信号により読み出しを行
うのデュアルポートＲＡＭ１と、デュアルポートＲＡＭ
１から読み出されたデータの必要な部分を第２の書き込
み制御信号により書き込んだ後に第２の読み出し制御信
号によりパラレルデータ信号の読み出しを行うデュアル
ポートＲＡＭ２と、第１の基準クロックと基準フレーム
信号とを入力して第１の書き込み制御信号、第１の読み
出し制御信号および第２の書き込み制御信号を順次出力
する信号発生手段３と、基準フレーム信号と第２の基準
クロックとを入力し第２の読み出し制御信号を出力する
信号発生手段４とを備えている。
み出し制御を簡単にする。 【構成】複数の入力ポートとデータ出力ポートとを有し
第１の書き込み制御信号によるシリアルデータの書き込
みと第１の書き込み制御信号より任意のビット長遅延し
て読み出す第１の読み出し制御信号により読み出しを行
うのデュアルポートＲＡＭ１と、デュアルポートＲＡＭ
１から読み出されたデータの必要な部分を第２の書き込
み制御信号により書き込んだ後に第２の読み出し制御信
号によりパラレルデータ信号の読み出しを行うデュアル
ポートＲＡＭ２と、第１の基準クロックと基準フレーム
信号とを入力して第１の書き込み制御信号、第１の読み
出し制御信号および第２の書き込み制御信号を順次出力
する信号発生手段３と、基準フレーム信号と第２の基準
クロックとを入力し第２の読み出し制御信号を出力する
信号発生手段４とを備えている。
Description
【０００１】
【産業上の利用分野】本発明はシリアルデータ信号をブ
ロックごとに分離して、複数本のパラレルデータ信号列
に変換するシリアル・パラレル変換回路に関する。
ロックごとに分離して、複数本のパラレルデータ信号列
に変換するシリアル・パラレル変換回路に関する。
【０００２】
【従来の技術】従来のこの種のシリアル・パラレル変換
回路およびそのタイミングチャートを図３，図４に示
す。ここでは図４に示すように複数ビットで一つのブロ
ックを構成するデータブロックＡ１，Ｂ１，Ｃ１，Ｄ１
が４個連続して１フレームを構成しているシリアルデー
タ信号列ＳＤ１を、各データブロックごとの４本のパラ
レルデータ信号列ＳＯ１〜ＳＯ４にシリアル・パラレル
変換する回路の例を説明する。この従来例は、図３に示
すように、シリアルデータ信号列ＳＤ１を入力する入力
ポートとパラレルデータ信号列ＳＯ１〜ＳＯ４をそれぞ
れ出力する出力ポートとをそれぞれ個別に有するデュア
ルポート型のＲＡＭ４、ＲＡＭ５、ＲＡＭ６、ＲＡＭ７
を有している。信号発生器８は、基準信号ＳＲ１と基準
クロックＣＬＫ１を入力し、ＲＡＭ４〜７にそれぞれ対
応する書き込み制御信号ＳＣＷ１Ａ，ＳＣＷ２Ａ，ＳＣ
Ｗ３Ａ，ＳＣＷ４Ａを出力する。
回路およびそのタイミングチャートを図３，図４に示
す。ここでは図４に示すように複数ビットで一つのブロ
ックを構成するデータブロックＡ１，Ｂ１，Ｃ１，Ｄ１
が４個連続して１フレームを構成しているシリアルデー
タ信号列ＳＤ１を、各データブロックごとの４本のパラ
レルデータ信号列ＳＯ１〜ＳＯ４にシリアル・パラレル
変換する回路の例を説明する。この従来例は、図３に示
すように、シリアルデータ信号列ＳＤ１を入力する入力
ポートとパラレルデータ信号列ＳＯ１〜ＳＯ４をそれぞ
れ出力する出力ポートとをそれぞれ個別に有するデュア
ルポート型のＲＡＭ４、ＲＡＭ５、ＲＡＭ６、ＲＡＭ７
を有している。信号発生器８は、基準信号ＳＲ１と基準
クロックＣＬＫ１を入力し、ＲＡＭ４〜７にそれぞれ対
応する書き込み制御信号ＳＣＷ１Ａ，ＳＣＷ２Ａ，ＳＣ
Ｗ３Ａ，ＳＣＷ４Ａを出力する。
【０００３】ここで図４に示すように、書き込み制御信
号ＳＣＷ１Ａは、シリアルデータＤ１，Ｄ２に同期して
抽出しＲＡＭ４に書き込み、以降、ＳＣＷ２Ａはシリア
ルデータＣ０，Ｃ１，Ｃ２を抽出して、ＲＡＭ５に、Ｓ
ＣＷ３ＡはＢ０，Ｂ１，Ｂ２を抽出してＲＡＭ６に、Ｓ
ＣＷ４ＡはＡ０，Ａ１，Ａ２を抽出してＲＡＭ７に書き
込む。
号ＳＣＷ１Ａは、シリアルデータＤ１，Ｄ２に同期して
抽出しＲＡＭ４に書き込み、以降、ＳＣＷ２Ａはシリア
ルデータＣ０，Ｃ１，Ｃ２を抽出して、ＲＡＭ５に、Ｓ
ＣＷ３ＡはＢ０，Ｂ１，Ｂ２を抽出してＲＡＭ６に、Ｓ
ＣＷ４ＡはＡ０，Ａ１，Ａ２を抽出してＲＡＭ７に書き
込む。
【０００４】一方、信号発生器９は基準信号ＳＲ１と出
力側の基準クロックＣＬＫ２を入力し、読み出し制御信
号ＳＣＲに従って、ＲＡＭ４よりＤ系列のデータを読み
出し、ＲＡＭ５よりＣを、ＲＡＭ６よりＢを、ＲＡＭ７
よりＡを読み出す。すなわち、パラレルデータ信号ＳＯ
１、ＳＯ２、ＳＯ３、ＳＯ４を出力させている。例えば
読み出し制御信号ＳＣＲ１，ＳＣＲ２の位相に合わせて
データＡ１，Ｂ１，Ｃ１，Ｄ１、次にＡ２，Ｂ２，Ｃ
２，Ｄ２が並列に出力される。
力側の基準クロックＣＬＫ２を入力し、読み出し制御信
号ＳＣＲに従って、ＲＡＭ４よりＤ系列のデータを読み
出し、ＲＡＭ５よりＣを、ＲＡＭ６よりＢを、ＲＡＭ７
よりＡを読み出す。すなわち、パラレルデータ信号ＳＯ
１、ＳＯ２、ＳＯ３、ＳＯ４を出力させている。例えば
読み出し制御信号ＳＣＲ１，ＳＣＲ２の位相に合わせて
データＡ１，Ｂ１，Ｃ１，Ｄ１、次にＡ２，Ｂ２，Ｃ
２，Ｄ２が並列に出力される。
【０００５】
【発明が解決しようとする課題】上述した従来のシリア
ル・パラレル変換回路では、第１信号発生器８で発生す
る書き込み制御信号が入力のデータ信号のデータブロッ
クのそれぞれに対応してそれらの数と同じ数だけ必要で
あり、また、１個のデータブロックに対して１個のＲＡ
Ｍが必要であるので、データブロックの個数が多くなっ
た場合に、信号発生器８による各ＲＡＭの制御が非常に
複雑になり、ＲＡＭの個数が増大したりする欠点があ
る。
ル・パラレル変換回路では、第１信号発生器８で発生す
る書き込み制御信号が入力のデータ信号のデータブロッ
クのそれぞれに対応してそれらの数と同じ数だけ必要で
あり、また、１個のデータブロックに対して１個のＲＡ
Ｍが必要であるので、データブロックの個数が多くなっ
た場合に、信号発生器８による各ＲＡＭの制御が非常に
複雑になり、ＲＡＭの個数が増大したりする欠点があ
る。
【０００６】
【課題を解決するための手段】本発明のシリアル・パラ
レル変換回路はシリアルデータ信号入力ポートを含む複
数の入力ポートと複数のデータ出力ポートとを有し第１
の書き込み制御信号による前記シリアルデータ信号の書
き込みと前記第１の書き込み制御信号より任意のビット
長遅延して読み出す第１の読み出し制御信号により読み
出しを行う第１のデュアルポートＲＡＭと、前記第１の
デュアルポートＲＡＭから読み出されたデータの必要な
部分を第２の書き込み制御信号により書き込んだ後に第
２の読み出し制御信号によりパラレルデータ信号の読み
出しを行う第２のデュアルポートＲＡＭと、第１の基準
クロックと基準フレーム信号とを入力して前記第１の書
き込み制御信号、前記第１の読み出し制御信号および前
記第２の書き込み制御信号を順次出力する第１の信号発
生手段と、前記基準フレーム信号と第２の基準クロック
とを入力し前記第２の読み出し制御信号を出力する第２
の信号発生手段とを備えている。
レル変換回路はシリアルデータ信号入力ポートを含む複
数の入力ポートと複数のデータ出力ポートとを有し第１
の書き込み制御信号による前記シリアルデータ信号の書
き込みと前記第１の書き込み制御信号より任意のビット
長遅延して読み出す第１の読み出し制御信号により読み
出しを行う第１のデュアルポートＲＡＭと、前記第１の
デュアルポートＲＡＭから読み出されたデータの必要な
部分を第２の書き込み制御信号により書き込んだ後に第
２の読み出し制御信号によりパラレルデータ信号の読み
出しを行う第２のデュアルポートＲＡＭと、第１の基準
クロックと基準フレーム信号とを入力して前記第１の書
き込み制御信号、前記第１の読み出し制御信号および前
記第２の書き込み制御信号を順次出力する第１の信号発
生手段と、前記基準フレーム信号と第２の基準クロック
とを入力し前記第２の読み出し制御信号を出力する第２
の信号発生手段とを備えている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック図、図
２は本実施例の動作を説明するタイミングチャートであ
る。ここでは、複数ビットで一つのブロックを構成する
データブロックが４個連続して１フレームを構成してい
る一本のシリアルデータ信号ＳＤ１を、各データブロッ
クごとの４本のパラレルデータ信号列ＳＯ１〜ＳＯ４に
シリアル・パラレル変換する場合を説明する。
２は本実施例の動作を説明するタイミングチャートであ
る。ここでは、複数ビットで一つのブロックを構成する
データブロックが４個連続して１フレームを構成してい
る一本のシリアルデータ信号ＳＤ１を、各データブロッ
クごとの４本のパラレルデータ信号列ＳＯ１〜ＳＯ４に
シリアル・パラレル変換する場合を説明する。
【０００９】図１の実施例は、入力されるシリアルデー
タ信号ＳＤ１とＲＡＭ１の出力データ信号ＳＤ２，ＳＤ
３とを入力させる３つのデータ入力ポートと、出力デー
タ信号ＳＤ２，ＳＤ３，ＳＤ４を出力させる３つのデー
タ出力ポートとをそれぞれ個別に有するデュアルポート
のＲＡＭ１と、データ信号ＳＤ１，ＳＤ２，ＳＤ３，Ｓ
Ｄ４を入力させる４つのデータ入力ポートと、出力デー
タ信号ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４を出力させる４
つのデータ出力ポートとをそれぞれ個別に有するデュア
ルポートのＲＡＭ２を有しており、信号発生器３，４は
それぞれＲＡＭ１，２に対して入力される書き込み制御
信号、読みだし制御信号を供給してＲＡＭ１，ＲＡＭ２
に同時に書き込みかつ、読み出しができるように構成し
ている。
タ信号ＳＤ１とＲＡＭ１の出力データ信号ＳＤ２，ＳＤ
３とを入力させる３つのデータ入力ポートと、出力デー
タ信号ＳＤ２，ＳＤ３，ＳＤ４を出力させる３つのデー
タ出力ポートとをそれぞれ個別に有するデュアルポート
のＲＡＭ１と、データ信号ＳＤ１，ＳＤ２，ＳＤ３，Ｓ
Ｄ４を入力させる４つのデータ入力ポートと、出力デー
タ信号ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４を出力させる４
つのデータ出力ポートとをそれぞれ個別に有するデュア
ルポートのＲＡＭ２を有しており、信号発生器３，４は
それぞれＲＡＭ１，２に対して入力される書き込み制御
信号、読みだし制御信号を供給してＲＡＭ１，ＲＡＭ２
に同時に書き込みかつ、読み出しができるように構成し
ている。
【００１０】次に本実施例の動作を説明する。
【００１１】ＲＡＭ１には入力データ信号ＳＤ１が入力
される。一方、信号発生器３は、入力される基準信号Ｓ
Ｒ１、基準クロックＣＬＫ１に同期して、書き込み制御
信号ＳＣＷ１により全データが書き込まれるとともに、
図２に示すように、読み出し制御信号ＳＣＲ１により１
ブロック遅れたデータ信号ＳＤ２が出力され入力側にも
どされるように制御されている。同様に、信号発生器３
で発生した書き込み制御信号ＳＣＷ１により入力側にも
どされたデータ信号ＳＤ２が書き込まれ、読み出し制御
信号ＳＣＲ１により１ブロック遅れたデータ信号ＳＤ３
が出力され、さらに信号発生器３で発生した書き込み制
御信号ＳＣＷ１により入力側にもどされたデータ信号Ｓ
Ｄ３が書き込まれ、信号発生器３で発生した読み出し制
御信号ＳＣＲ１により１ブロック遅れたデータ信号ＳＤ
４が出力されるように制御されている。
される。一方、信号発生器３は、入力される基準信号Ｓ
Ｒ１、基準クロックＣＬＫ１に同期して、書き込み制御
信号ＳＣＷ１により全データが書き込まれるとともに、
図２に示すように、読み出し制御信号ＳＣＲ１により１
ブロック遅れたデータ信号ＳＤ２が出力され入力側にも
どされるように制御されている。同様に、信号発生器３
で発生した書き込み制御信号ＳＣＷ１により入力側にも
どされたデータ信号ＳＤ２が書き込まれ、読み出し制御
信号ＳＣＲ１により１ブロック遅れたデータ信号ＳＤ３
が出力され、さらに信号発生器３で発生した書き込み制
御信号ＳＣＷ１により入力側にもどされたデータ信号Ｓ
Ｄ３が書き込まれ、信号発生器３で発生した読み出し制
御信号ＳＣＲ１により１ブロック遅れたデータ信号ＳＤ
４が出力されるように制御されている。
【００１２】また、ＲＡＭ２にはデータ信号ＳＤ１，Ｓ
Ｄ２，ＳＤ３，ＳＤ４が入力され基準信号ＳＲ１、基準
クロックＣＬＫ１に同期して信号発生器３で発生した書
き込み制御信号ＳＣＷ２により、図２に示すようにデー
タが書き込まれ、基準信号ＳＲ１、出力側の基準クロッ
クＣＬＫ２に同期して図２に示すように信号発生器４で
発生した読み出し制御信号ＳＣＲ２により出力のパラレ
ルデータ信号列ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４が出力
されるように制御されている。
Ｄ２，ＳＤ３，ＳＤ４が入力され基準信号ＳＲ１、基準
クロックＣＬＫ１に同期して信号発生器３で発生した書
き込み制御信号ＳＣＷ２により、図２に示すようにデー
タが書き込まれ、基準信号ＳＲ１、出力側の基準クロッ
クＣＬＫ２に同期して図２に示すように信号発生器４で
発生した読み出し制御信号ＳＣＲ２により出力のパラレ
ルデータ信号列ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４が出力
されるように制御されている。
【００１３】以上説明したように本実施例は、一本のシ
リアルデータ信号を、各データブロックごとの４本のパ
ラレルデータ信号列に変換することができる。この方法
では、入力データ信号のデータブロックの個数が変わり
それに従って出力データの本数が変わっても構成は変わ
らず２つのデュアルポートＲＡＭで実現でき、信号発生
器より出力される制御信号もかえる必要はない。なお、
入力データ信号の本数が変わっても、また、データブロ
ックのビット数や１フレーム中のデータブロックの数が
変わっても同様の構成で実現できる。
リアルデータ信号を、各データブロックごとの４本のパ
ラレルデータ信号列に変換することができる。この方法
では、入力データ信号のデータブロックの個数が変わり
それに従って出力データの本数が変わっても構成は変わ
らず２つのデュアルポートＲＡＭで実現でき、信号発生
器より出力される制御信号もかえる必要はない。なお、
入力データ信号の本数が変わっても、また、データブロ
ックのビット数や１フレーム中のデータブロックの数が
変わっても同様の構成で実現できる。
【００１４】
【発明の効果】以上説明したように本発明は、２つのデ
ュアルポートＲＡＭを用い、一方のＲＡＭでは通常のＲ
ＡＭの持っている複数本のデータ信号入力端子を使い、
信号発生器により一本のデータ信号を入出力で一ブロッ
ク遅延させ、さらに、このデータ信号を再び同じＲＡＭ
を用いて順次一ブロックづつ遅延させ一ブロックづつ遅
延したデータ列をつくり、他方のＲＡＭでは通常のＲＡ
Ｍの持ってる複数本のデータ信号入力端子を使い、デー
タ信号列のスピード変換を行っているので、２つのデュ
アルポートＲＡＭで実現でき、また、信号発生器の制御
信号も少ない本数で制御できる。又データブロックの個
数が変っても信号発生器を変えずに実現できる効果があ
る。
ュアルポートＲＡＭを用い、一方のＲＡＭでは通常のＲ
ＡＭの持っている複数本のデータ信号入力端子を使い、
信号発生器により一本のデータ信号を入出力で一ブロッ
ク遅延させ、さらに、このデータ信号を再び同じＲＡＭ
を用いて順次一ブロックづつ遅延させ一ブロックづつ遅
延したデータ列をつくり、他方のＲＡＭでは通常のＲＡ
Ｍの持ってる複数本のデータ信号入力端子を使い、デー
タ信号列のスピード変換を行っているので、２つのデュ
アルポートＲＡＭで実現でき、また、信号発生器の制御
信号も少ない本数で制御できる。又データブロックの個
数が変っても信号発生器を変えずに実現できる効果があ
る。
【図１】本発明の一実施例のブロック図である。
【図２】本実施例を説明するタイミングチャートであ
る。
る。
【図３】従来のシリアル・パラレル変換回路のブロック
図である。
図である。
【図４】従来例を説明するタイミングチャートである。
１，２ ＲＡＭ ３，４ 信号発生器 ＳＲ１ 基準信号 ＣＬＫ１，ＣＬＫ２ 基準クロック ＳＤ１ シリアルデータ信号 ＳＣＷ１，ＳＣＷ２ 書き込み制御信号 ＳＣＲ１，ＳＣＲ２ 読みだし制御信号 ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ データ信号 ＳＯ１，ＳＯ２，ＳＯ３，ＳＯ４ 出力データ信号
Claims (1)
- 【請求項１】 シリアルデータ信号入力ポートを含む複
数の入力ポートと複数のデータ出力ポートとを有し第１
の書き込み制御信号による前記シリアルデータ信号の書
き込みと前記第１の書き込み制御信号より任意のビット
長遅延して読み出す第１の読み出し制御信号により読み
出しを行う第１のデュアルポートＲＡＭと、前記第１の
デュアルポートＲＡＭから読み出されたデータの必要な
部分を第２の書き込み制御信号により書き込んだ後に第
２の読み出し制御信号によりパラレルデータ信号の読み
出しを行う第２のデュアルポートＲＡＭと、第１の基準
クロックと基準フレーム信号とを入力して前記第１の書
き込み制御信号、前記第１の読み出し制御信号および前
記第２の書き込み制御信号を順次出力する第１の信号発
生手段と、前記基準フレーム信号と第２の基準クロック
とを入力し前記第２の読み出し制御信号を出力する第２
の信号発生手段とを備えていることを特徴とするシリア
ル・パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23273191A JPH0575478A (ja) | 1991-09-12 | 1991-09-12 | シリアル・パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23273191A JPH0575478A (ja) | 1991-09-12 | 1991-09-12 | シリアル・パラレル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575478A true JPH0575478A (ja) | 1993-03-26 |
Family
ID=16943901
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23273191A Pending JPH0575478A (ja) | 1991-09-12 | 1991-09-12 | シリアル・パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10590904B2 (en) | 2016-03-10 | 2020-03-17 | Kabushiki Kaisha Toshiba | Guide vane of hydraulic machinery and hydraulic machine |
-
1991
- 1991-09-12 JP JP23273191A patent/JPH0575478A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10590904B2 (en) | 2016-03-10 | 2020-03-17 | Kabushiki Kaisha Toshiba | Guide vane of hydraulic machinery and hydraulic machine |
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