JPH0575845U - Ｃｐｕ割込みテーブルデータ固定回路 - Google Patents

Ｃｐｕ割込みテーブルデータ固定回路

Info

Publication number
JPH0575845U
JPH0575845U JP1153192U JP1153192U JPH0575845U JP H0575845 U JPH0575845 U JP H0575845U JP 1153192 U JP1153192 U JP 1153192U JP 1153192 U JP1153192 U JP 1153192U JP H0575845 U JPH0575845 U JP H0575845U
Authority
JP
Japan
Prior art keywords
cpu
table data
circuit
output
logic circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1153192U
Other languages
English (en)
Inventor
康弘 米持
Original Assignee
日本電気ホームエレクトロニクス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電気ホームエレクトロニクス株式会社 filed Critical 日本電気ホームエレクトロニクス株式会社
Priority to JP1153192U priority Critical patent/JPH0575845U/ja
Publication of JPH0575845U publication Critical patent/JPH0575845U/ja
Pending legal-status Critical Current

Links

Landscapes

  • Bus Control (AREA)

Abstract

(57)【要約】 【目的】 ＲＡＭ上に書き込まれているテーブルデータ
を暴走時に保護することのできるＣＰＵ割込みテーブル
データ固定回路を提供すること。 【構成】 １はＣＰＵで、外部による割込み要求に対
し、応答信号をロジック回路２へ出力す。ロジック回
路２からベクタと呼ばれる８ｂｉｔデータがＣＰＵ１へ
出力される。これによりテーブルアドレスが決定され
る。このアドレスのデータはＲＡＭ３上に置かれている
が、ロジック回路２から出力される。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案はＣＰＵ割込み時にＣＰＵがフェッチする割込み処理プログラムの先頭 アドレスを示すテーブルデータの出力回路に関し、特にテーブルデータの設定を ロジック回路により行うことに関する。
【０００２】
【従来の技術】
従来１６ｂｉｔＣＰＵなどでは割込み処理時に割込み処理プログラムの先頭ア ドレス（テーブルデータ）がＣＰＵのメモリマップ上の外部メモリより供給され ていた。この外部メモリはＲＡＭを使用するのが普通である。
【０００３】
【考案が解決しようとする課題】
従来のテーブルデータはＲＡＭ上に書き込まれているため、プログラムのバグ やプログラム開発時の不完全さにより暴走した時書き変わる可能性があった。
【０００４】 それ故に本考案の目的はテーブルデータを暴走時に保護することができるＣＰ Ｕ割込みテーブルデータ固定回路を提供することにある。
【０００５】
【課題を解決するための手段】
従って、本考案は上述の目的を達成するために、ＣＰＵのメモリマップ上にあ るテーブルデータを１回のみの書込みを可能としたロジック回路部を設けたもの である。
【０００６】
【作用】
本考案によれば、プログラム暴走時、外部によりマニュアル操作で割込み要求 を行い動作を復旧させようとすると確実に行える。
【０００７】 ここで述べている復旧とはテーブルデータで示したプログラム上の色々なアド レスから再起動できることを述べている。（ワープロ等ではプログラム上電源起 動の際文書をクリアするようになっているプログラムを、暴走時に文書を保護し た状態で再起動したい場合などである。）
【０００８】
【実施例】
以下、本考案の実施例について図面を参照して説明する。
【０００９】 図１は本考案の構成を示したブロック図および動作シーケンスを示したもので ある。図２は図１で示したロジック部の内容の概略をブロック図で示したもので ある。図３は図２中で示している１回のみ書込み可能なロジック部の回路例を示 したものである。
【００１０】 図１において、外部による割込み要求に対し応答信号がＣＰＵ１からロジ ック回路２へ出力され、ベクタと呼ばれる８ｂｉｔデータがＣＰＵ１へ出力され る。これによりテーブルアドレスが決定されるが、このアドレスのデータが通 常ＲＡＭ３上に置かれているが、図１より、ロジック部２より出力されているこ とが示されている。
【００１１】 図２はＣＰＵ１より出力されたテーブルデータがアドレスデコーダ２ａにより テーブルデータのリード時（Ａ）、ライト時（Ｂ）、ＲＡＭ３のチップセレクト 信号（Ｃ）に各々分けられている。テーブルアドレス上にＲＡＭエリアがある場 合はテーブルデータセレクト時にＲＡＭのチップセレクトをインアクティブとし なければならない。ＣＰＵ１がテーブルデータをリード時、３ｓｔａｔｅより出 力される。出力データは、ロジック部２ｂ（Ｄ）部に格納されていて、ＣＰＵが 初期設定時に書き込む。
【００１２】 図３はロジック部２ｂ（Ｄ）の回路例でフリップフロップにより初期設定時の データがラッチされ、（Ｉ）〜（IV）の各ブロック最下段のフリップフロップの 出力により１度書き込んだ後はリセットが入るまで書き込めない回路となってい る。ＣＰＵは１６ｂｉｔＢｕｓなのでテーブルデータ４Ｂｙｔｅを２度に分け、 図３の（Ａ）〜（Ｐ）の組合せ回路から時分割で出力する。
【００１３】
【考案の効果】
以上のように、本考案によれば、テーブルデータはロジック回路部内にプログ ラムにより１度書き込まれると固定となるため、プログラム暴走時、外部からの マニュアル操作で割り込みを行いプログラムを復旧させる方法をとる際に書き変 わらないので、確実な復旧が行える。
【図面の簡単な説明】
【図１】本考案のＣＰＵ割り込みテーブル固定回路の一
実施例の構成を示したブロック図及び動作シーケンスで
ある。
【図２】図１で示したロジック部の内容の概略を示した
ブロック図である。
【図３】図２で示した１回書き込み可能なロジック部の
回路例である。
【符号の説明】
１ ＣＰＵ ２ ロジック回路 ３ ＲＡＭ

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項１】 ＣＰＵとＣＰＵの割り込み処理先頭アド
    レス出力回路とを有し、 ＣＰＵのメモリアクセス上にある割込み処理先頭アドレ
    スを１回のみ書込みを可能としたロジック回路を設ける
    ことを特徴としたＣＰＵ割込みテーブルデータ固定回
    路。
JP1153192U 1992-03-09 1992-03-09 Ｃｐｕ割込みテーブルデータ固定回路 Pending JPH0575845U (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1153192U JPH0575845U (ja) 1992-03-09 1992-03-09 Ｃｐｕ割込みテーブルデータ固定回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1153192U JPH0575845U (ja) 1992-03-09 1992-03-09 Ｃｐｕ割込みテーブルデータ固定回路

Publications (1)

Publication Number Publication Date
JPH0575845U true JPH0575845U (ja) 1993-10-15

Family

ID=11780555

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1153192U Pending JPH0575845U (ja) 1992-03-09 1992-03-09 Ｃｐｕ割込みテーブルデータ固定回路

Country Status (1)

Country Link
JP (1) JPH0575845U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022052018A (ja) * 2020-09-23 2022-04-04 株式会社東芝 情報処理装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01123342A (ja) * 1987-11-09 1989-05-16 Oki Electric Ind Co Ltd メモリの書込保護回路
JPH01226061A (ja) * 1988-03-07 1989-09-08 Toshiba Corp 中央処理装置割込み方式

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01123342A (ja) * 1987-11-09 1989-05-16 Oki Electric Ind Co Ltd メモリの書込保護回路
JPH01226061A (ja) * 1988-03-07 1989-09-08 Toshiba Corp 中央処理装置割込み方式

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022052018A (ja) * 2020-09-23 2022-04-04 株式会社東芝 情報処理装置
US11550619B2 (en) 2020-09-23 2023-01-10 Kabushiki Kaisha Toshiba Information processing device and processing method

Similar Documents

Publication Publication Date Title
CN113282397A (zh) 外设的中断处理方法及设备
JPH09505429A (ja) リード−モディファイ−ライト動作中におけるレジスタの状態保護
JP3918434B2 (ja) 情報処理装置
JPH0575845U (ja) Ｃｐｕ割込みテーブルデータ固定回路
JPH0158535B2 (ja)
JP2009093270A (ja) コンピュータシステム及びその起動方法
JP2562838B2 (ja) プロセッサ及びストアバッファ制御方法
JPS5854418A (ja) 割込み処理方式
JPH01261758A (ja) コンピュータ装置
JPS5940399A (ja) 情報処理装置
JPH04280334A (ja) ワンチップマイクロコンピュータ
JPH0426913Y2 (ja)
KR930002263Y1 (ko) 표시데이타의 리쥼 처리 실행장치
JPS62151936A (ja) マイクロプロセツサに内蔵されるキヤツシユ回路
JPS60193046A (ja) 命令例外検出方式
JPH04107630A (ja) 中央処理装置
JPH0628268A (ja) マイクロプロセッサ ｉ／ｏアクセス トレース方式
JPH0259933A (ja) マイクロプロセッサ
JPS62108333A (ja) 半導体装置
JPH0351921A (ja) Ｃｐｕシステムの暴走防止装置
JPH1165922A (ja) パーソナルコンピュータ
JPS6349942A (ja) 演算処理装置
JPH01279353A (ja) 拡張ボード初期設定方式
JPS6399948U (ja)
KR890016477A (ko) 전자식 교환기의 운용 프로그램 및 데이타 로딩방법