JPH0576176B2 - - Google Patents
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- JPH0576176B2 JPH0576176B2 JP57036881A JP3688182A JPH0576176B2 JP H0576176 B2 JPH0576176 B2 JP H0576176B2 JP 57036881 A JP57036881 A JP 57036881A JP 3688182 A JP3688182 A JP 3688182A JP H0576176 B2 JPH0576176 B2 JP H0576176B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- semiconductor device
- manufacturing
- oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は高速度、高集積度を持つMIS型集積回
路に用いる半導体装置の製造方法に関する。
路に用いる半導体装置の製造方法に関する。
近年、集積回路の集積度は増加し、いわゆる超
LSIが研究開発されるに至つている。ところで、
集積度を増加させるには、回路を構成する素子の
寸法を小さくして行く必要がある。MOSトラン
ジスタの寸法が小さくなり、特にチヤネル長が短
かくなるにつれて、いわゆるシヨートチヤネル効
果が生じ、トランジスタの閾値電圧が著しく低下
することが知られている。これは、主としてドレ
イン電圧による空乏層がチヤネル領域に侵入する
ことにより、チヤネル領域の電荷がゲート電圧の
みならず、ドレイン電圧によつて大きく影響され
ているからである。このシヨートチヤネル効果を
防ぐ手段としては、チヤネル領域にイオンを注入
することによりこの部分の基板濃度を上げ空乏層
の侵入を抑える方法、ゲート酸化膜層を薄くして
ゲート電極の電界の影響をより大きくする等の方
法がある。また、ソース・ドレインの拡散深さ
（Xj）を浅くすると、やはりチヤネル領域への空
乏層の侵入が抑えられシヨートチヤネル効果を防
ぐことができるが、Xjを浅くすると通常の工程
では拡散層による配線がソース・ドレインと同時
に形成されるため、または比例縮小により配線領
域の幅が狭まるため、ソース・ドレイン及び拡散
層による配線領域の層抵抗が高くなり回路の動作
速度が著しく減少するという問題がある。又、こ
のような浅いPN接合をつくつて空乏層のチヤネ
ル方向への伸びを抑えた場合、いわゆるサーフエ
スブレークダウンによりPN接合の逆方向耐圧が
低下し、電源電圧を高くできない。一方、ゲート
電極に関しても同様の問題を発生する。すなわ
ち、ゲート電極材料からなる配線の抵抗が回路の
動作速度を制限するようになる。このためエレク
トロ・ケミカル・ソサエテイー（ECS）1981年秋
季ミーテイング・アブストラクトNo.381に示され
るごとく、ゲート電極の表面にタングステン膜を
選択的に堆積する方法が試みられている。しか
し、この方法では多結晶シリコンゲート上にのみ
Ｗ膜が形成されるため、ソース・ドレイン拡散層
の低抵抗化は実現できず、前記MOSトランジス
タの微細化による拡散層抵抗の増大には効果がな
い。
LSIが研究開発されるに至つている。ところで、
集積度を増加させるには、回路を構成する素子の
寸法を小さくして行く必要がある。MOSトラン
ジスタの寸法が小さくなり、特にチヤネル長が短
かくなるにつれて、いわゆるシヨートチヤネル効
果が生じ、トランジスタの閾値電圧が著しく低下
することが知られている。これは、主としてドレ
イン電圧による空乏層がチヤネル領域に侵入する
ことにより、チヤネル領域の電荷がゲート電圧の
みならず、ドレイン電圧によつて大きく影響され
ているからである。このシヨートチヤネル効果を
防ぐ手段としては、チヤネル領域にイオンを注入
することによりこの部分の基板濃度を上げ空乏層
の侵入を抑える方法、ゲート酸化膜層を薄くして
ゲート電極の電界の影響をより大きくする等の方
法がある。また、ソース・ドレインの拡散深さ
（Xj）を浅くすると、やはりチヤネル領域への空
乏層の侵入が抑えられシヨートチヤネル効果を防
ぐことができるが、Xjを浅くすると通常の工程
では拡散層による配線がソース・ドレインと同時
に形成されるため、または比例縮小により配線領
域の幅が狭まるため、ソース・ドレイン及び拡散
層による配線領域の層抵抗が高くなり回路の動作
速度が著しく減少するという問題がある。又、こ
のような浅いPN接合をつくつて空乏層のチヤネ
ル方向への伸びを抑えた場合、いわゆるサーフエ
スブレークダウンによりPN接合の逆方向耐圧が
低下し、電源電圧を高くできない。一方、ゲート
電極に関しても同様の問題を発生する。すなわ
ち、ゲート電極材料からなる配線の抵抗が回路の
動作速度を制限するようになる。このためエレク
トロ・ケミカル・ソサエテイー（ECS）1981年秋
季ミーテイング・アブストラクトNo.381に示され
るごとく、ゲート電極の表面にタングステン膜を
選択的に堆積する方法が試みられている。しか
し、この方法では多結晶シリコンゲート上にのみ
Ｗ膜が形成されるため、ソース・ドレイン拡散層
の低抵抗化は実現できず、前記MOSトランジス
タの微細化による拡散層抵抗の増大には効果がな
い。
そこで最近、上記問題を解決するものとして、
各種の提案がなされている。例えばインターナシ
ヨナル・デバイス・ミーテイング（IEDM）1981
年テクニカル・ダイジエスト（IEDM81−647）
に示されるごとく、ゲート電極材料の少くとも側
壁を絶縁物で覆つておき、全面に金属膜を堆積さ
せ、この金属膜とシリコンとの間の反応によりソ
ースドレインと共にこのソースドレイン側部に接
続する配線領域ならびに、ゲート電極表面にマス
ク合わせすることなく、ゲートと自己整合した形
でメタルシリサイドを設置し、しかるのち、残部
の未反応金属膜を除去することにより集積密度を
損うことなく、比例縮小時のシヨートチヤネル効
果をおさえ、同時に高運動作、高逆方向耐圧化を
可能にする方法が提案されている。しかし、この
方法を用いてメタルシリサイドを設置する場合、
次のような問題が新たに発生することが判明し
た。これを第１図を用いて説明する。すなわち、
ソース・ドレイン等の拡散層５ａ，５ｂをイオン
注入法で形成する工程の前あるいは、イオン注入
後の活性化のための熱工程において、拡散層５
ａ，５ｂならびにゲート電極３上には、薄い酸化
膜６等の成長が起こる（第１図ａ）。この酸化膜
６の成長は、ゲート電極材料である多結晶シリコ
ン表面での成長速度がシリコン基板１表面での成
長速度に比して大きい。一方、メタルシリサイド
を形成する場合、金属膜とシリコンとの間に僅か
な酸化物層が介在すると、シリサイドの形成は異
常となつたり、シリサイドの形成が進まない。こ
のため、シリコン基板１上の拡散層５ａ，５ｂな
らびにゲート電極３上に同時にシリサイドを形成
するためには、このような酸化物層６等を取り除
く前処理工程が金属膜の堆積工程前に不可欠とな
る。しかも、この前処理工程では多結晶シリコン
（ゲート電極３）上の酸化膜６等を完全に除去し
なければならない。ところが、この前処理工程に
おいて酸化膜６を除去しすぎると、拡散層５ａ，
５ｂのエツジでフイールド酸化膜４が後退し、第
１図ｂに示すようにエツジ部分７での接合の深さ
が浅くなり、これにメタルをつけてシリサイド化
し場合、エツジ部分７での耐圧低下やひどい場合
には第１図ｃに示す如くエツジ部分７のシリサイ
ド８により短絡を生じる。
各種の提案がなされている。例えばインターナシ
ヨナル・デバイス・ミーテイング（IEDM）1981
年テクニカル・ダイジエスト（IEDM81−647）
に示されるごとく、ゲート電極材料の少くとも側
壁を絶縁物で覆つておき、全面に金属膜を堆積さ
せ、この金属膜とシリコンとの間の反応によりソ
ースドレインと共にこのソースドレイン側部に接
続する配線領域ならびに、ゲート電極表面にマス
ク合わせすることなく、ゲートと自己整合した形
でメタルシリサイドを設置し、しかるのち、残部
の未反応金属膜を除去することにより集積密度を
損うことなく、比例縮小時のシヨートチヤネル効
果をおさえ、同時に高運動作、高逆方向耐圧化を
可能にする方法が提案されている。しかし、この
方法を用いてメタルシリサイドを設置する場合、
次のような問題が新たに発生することが判明し
た。これを第１図を用いて説明する。すなわち、
ソース・ドレイン等の拡散層５ａ，５ｂをイオン
注入法で形成する工程の前あるいは、イオン注入
後の活性化のための熱工程において、拡散層５
ａ，５ｂならびにゲート電極３上には、薄い酸化
膜６等の成長が起こる（第１図ａ）。この酸化膜
６の成長は、ゲート電極材料である多結晶シリコ
ン表面での成長速度がシリコン基板１表面での成
長速度に比して大きい。一方、メタルシリサイド
を形成する場合、金属膜とシリコンとの間に僅か
な酸化物層が介在すると、シリサイドの形成は異
常となつたり、シリサイドの形成が進まない。こ
のため、シリコン基板１上の拡散層５ａ，５ｂな
らびにゲート電極３上に同時にシリサイドを形成
するためには、このような酸化物層６等を取り除
く前処理工程が金属膜の堆積工程前に不可欠とな
る。しかも、この前処理工程では多結晶シリコン
（ゲート電極３）上の酸化膜６等を完全に除去し
なければならない。ところが、この前処理工程に
おいて酸化膜６を除去しすぎると、拡散層５ａ，
５ｂのエツジでフイールド酸化膜４が後退し、第
１図ｂに示すようにエツジ部分７での接合の深さ
が浅くなり、これにメタルをつけてシリサイド化
し場合、エツジ部分７での耐圧低下やひどい場合
には第１図ｃに示す如くエツジ部分７のシリサイ
ド８により短絡を生じる。
一方、本発明者等は以前からソース・ドレイン
拡散層および多結晶シリコンゲート電極上への
CVD法を用いた選択的な金属膜の堆積方法を検
討している。しかしながら、この方法にあつても
上述したのと同様な理由で短絡を生じる等の欠点
があつた。すなわち、この方法では前記第１図ｂ
に示した状態の次に、CVD法を用い、第２図に
示す如く、金属膜９を堆積する。そしてこの場
合、拡散層５ａ，５ｂのエツジ部分７でフイール
ド酸化膜４がエツチングされ後退すると共に、ゲ
ート電極３の側壁部での酸化膜６の残存膜厚が少
なくなつている。このため、エツジ部分７での短
絡を招くと共に、拡散層−ゲート間の絶縁不良が
発生し易くなると言う問題があつた。
拡散層および多結晶シリコンゲート電極上への
CVD法を用いた選択的な金属膜の堆積方法を検
討している。しかしながら、この方法にあつても
上述したのと同様な理由で短絡を生じる等の欠点
があつた。すなわち、この方法では前記第１図ｂ
に示した状態の次に、CVD法を用い、第２図に
示す如く、金属膜９を堆積する。そしてこの場
合、拡散層５ａ，５ｂのエツジ部分７でフイール
ド酸化膜４がエツチングされ後退すると共に、ゲ
ート電極３の側壁部での酸化膜６の残存膜厚が少
なくなつている。このため、エツジ部分７での短
絡を招くと共に、拡散層−ゲート間の絶縁不良が
発生し易くなると言う問題があつた。
本発明の目的は、多結晶シリコンからなるゲー
ト電極上に熱工程により酸化膜が形成されるのを
未然に防止することができ、ゲート電極，ソー
ス・ドレイン領域および拡散配線領域の低抵抗化
をはかり得て、且つ配線層間の短絡発生等をも確
実に防止でき、ひいては高集積度集積回路におけ
る相互配線の信頼性向上等に寄与し得る半導体装
置の製造方法を提供することにある。
ト電極上に熱工程により酸化膜が形成されるのを
未然に防止することができ、ゲート電極，ソー
ス・ドレイン領域および拡散配線領域の低抵抗化
をはかり得て、且つ配線層間の短絡発生等をも確
実に防止でき、ひいては高集積度集積回路におけ
る相互配線の信頼性向上等に寄与し得る半導体装
置の製造方法を提供することにある。
本発明の骨子は、多結晶シリコンゲート電極の
側壁部に絶縁物をセルフアラインで残すと共に、
ゲート電極上に酸化防止膜を形成し、熱工程によ
るゲート電極上の酸化膜成長を防止することにあ
る。
側壁部に絶縁物をセルフアラインで残すと共に、
ゲート電極上に酸化防止膜を形成し、熱工程によ
るゲート電極上の酸化膜成長を防止することにあ
る。
すなわち、本発明は、MIS型トランジスタのソ
ース・ドレイン領域およびこれらの少なくとも一
方に連接する拡散配線領域をシリコン基板内に設
けた半導体装置を製造するに際し、シリコン基板
上にゲート絶縁膜，多結晶シリコンからなるゲー
ト電極および酸化防止膜を形成したのち、シリコ
ン基板上の全面に気相成長法を用いてシリコン酸
化膜を堆積し、次いで方向性を持つたエツチング
法によりシリコン酸化膜を全面エツチングし、ゲ
ート電極の側壁部を該電極と自己整合してシリコ
ン酸化膜で覆い、次いで前記酸化防止膜を除去
し、しかるのち前記ゲート電極，ソース・ドレイ
ン領域および拡散配線領域上に導電膜を自己整合
的に選択形成するようにした方法である。
ース・ドレイン領域およびこれらの少なくとも一
方に連接する拡散配線領域をシリコン基板内に設
けた半導体装置を製造するに際し、シリコン基板
上にゲート絶縁膜，多結晶シリコンからなるゲー
ト電極および酸化防止膜を形成したのち、シリコ
ン基板上の全面に気相成長法を用いてシリコン酸
化膜を堆積し、次いで方向性を持つたエツチング
法によりシリコン酸化膜を全面エツチングし、ゲ
ート電極の側壁部を該電極と自己整合してシリコ
ン酸化膜で覆い、次いで前記酸化防止膜を除去
し、しかるのち前記ゲート電極，ソース・ドレイ
ン領域および拡散配線領域上に導電膜を自己整合
的に選択形成するようにした方法である。
本発明によれば、多結晶シリコンゲート表面な
らびにその側部に接続する多結晶シリコン配線表
面での熱工程等による酸化膜の成長がおさえら
れ、金属膜堆積の前工程における酸化膜除去膜厚
を減少することができる。さらに、除去に要する
エツチングによるフイールド酸化膜の後退と、多
結晶シリコンゲートとソース・ドレイン拡散層間
の絶縁を確保するためのゲート側壁に残したシリ
コン酸化膜のエツチングによる減少を少くするこ
とが可能となり、ソース・ドレイン拡散層のエツ
ジでの接合への悪影響と、ゲート−拡散層間に堆
積した金属による絶縁不良とを少くすることがで
き、より信頼性を向上することができる。
らびにその側部に接続する多結晶シリコン配線表
面での熱工程等による酸化膜の成長がおさえら
れ、金属膜堆積の前工程における酸化膜除去膜厚
を減少することができる。さらに、除去に要する
エツチングによるフイールド酸化膜の後退と、多
結晶シリコンゲートとソース・ドレイン拡散層間
の絶縁を確保するためのゲート側壁に残したシリ
コン酸化膜のエツチングによる減少を少くするこ
とが可能となり、ソース・ドレイン拡散層のエツ
ジでの接合への悪影響と、ゲート−拡散層間に堆
積した金属による絶縁不良とを少くすることがで
き、より信頼性を向上することができる。
第３図ａ〜ｈは本発明の一実施例に係わる
MOS型半導体装置製造工程を示す断面図である。
まず、第３図ａに示す如く通常の工程によつて50
〔Ωcm〕のｐ型シリコン基板１１上に、フイール
ド酸化膜１２、ゲート酸化膜１３、リンドープ多
結晶シリコン１４を順次形成し、さらに多結晶シ
リコン１４上にシリコン酸化膜１５を150〔Å〕を
介してシリコンナイトライド膜（酸化防止膜）１
６を膜厚0.2〔μm〕程周知のCVD法を用いて形成
する。次に、光露光技術を用いて所望のレジスト
パターンを形成し、このレジストパターンをマス
クとして、第３図ｂに示す如くシリコンナイトラ
イド膜１６を選択的にエツチングし、さらに多結
晶シリコン１４を選択エツチングする。これによ
り、ゲート電極１４が形成される。次に、露出し
たゲート酸化膜１３を除去した後、例えば、熱酸
化法を用いて、第３図ｂに示す如くSi基板１１上
に200〔Å〕のシリコン酸化膜１７を形成する。次
に、例えばAsを40〔keV〕で１×1014イオン注入
することによりソース・ドレイン領域１８ａ，１
８ｂならびに配線領域１９を形成する。次に、第
３図ｃに示す如く気相成長法によりSiO2膜２０
を全面に約0.3〔μm〕形成する。さらに、エツチ
ングに方向性をもつたリアクテイブイオンエツチ
ング法又はスパツタエツチング法等により、シリ
コン酸化膜２０を約0.3〔μm〕エツチング除去し、
第３図ｄに示す如く多結晶シリコンゲート両側に
のみ、その側壁を覆うようにシリコン酸化膜２０
を残す。次いで、表面を洗浄したのち、約100
〔Å〕のSiO2膜２１をSiの露出表面に形成したの
ち1000〔℃〕N2雰囲気中で20分間アニールする。
次に、第３図ｅに示す如く多結晶シリコンゲート
電極１４上のシリコンナイトライド膜１６を除去
し、ソース・ドレイン領域１８ａ，１８ｂ、なら
びに配線領域１９およびゲート多結晶シリコン１
４の表面のSiO2膜１５，２１を除去し、さらに
同図ｆに示す如くウエーハ全面に金属膜、例えば
高融点金属であるタングステンを約400〔Å〕真空
蒸着する。次いで、このウエーハをたとえば800
〔℃〕のN2雰囲気で約１時間アニールすると、タ
ングステンとシリコンの接触した部分でのみ選択
的にシリサイド形成反応が生じ、ソースドレイン
領域表面と配線領域表面ならびに多結晶シリコン
ゲート１４表面に、第３図ｇに示す如くタングス
テンシリサイド膜２３（WSi2）が形成される。
ここで、未反応のタングステン膜２２は酸処理す
ることにより第３図ｈに示す如く除去される。以
下は通常のMOSトランジスタの製造工程に従つ
て、PSG膜、コンタクトホールAl配線等が形成
される。また、最後に保護膜としてPSG膜が設
置され、ボンデイング用の穴開けなどを行ない、
MOSトランジスタが完成する。第４図にこの平
面図を示す。図中矢視Ａ−Ａ断面が第３図ｈで示
したものである。このトランジスタは、例えばス
イツチングTrとして用いられ、ゲートに、例え
ば５〔Ｖ〕を印加しておいてインバータ（図示せ
ず〕から例えば５〔Ｖ〕の電圧がソースに入力さ
れると、ドレインは5V−Vth（しきい値）が出力
され、拡散配線層を通して他のトランジスタのゲ
ートに入力される。
MOS型半導体装置製造工程を示す断面図である。
まず、第３図ａに示す如く通常の工程によつて50
〔Ωcm〕のｐ型シリコン基板１１上に、フイール
ド酸化膜１２、ゲート酸化膜１３、リンドープ多
結晶シリコン１４を順次形成し、さらに多結晶シ
リコン１４上にシリコン酸化膜１５を150〔Å〕を
介してシリコンナイトライド膜（酸化防止膜）１
６を膜厚0.2〔μm〕程周知のCVD法を用いて形成
する。次に、光露光技術を用いて所望のレジスト
パターンを形成し、このレジストパターンをマス
クとして、第３図ｂに示す如くシリコンナイトラ
イド膜１６を選択的にエツチングし、さらに多結
晶シリコン１４を選択エツチングする。これによ
り、ゲート電極１４が形成される。次に、露出し
たゲート酸化膜１３を除去した後、例えば、熱酸
化法を用いて、第３図ｂに示す如くSi基板１１上
に200〔Å〕のシリコン酸化膜１７を形成する。次
に、例えばAsを40〔keV〕で１×1014イオン注入
することによりソース・ドレイン領域１８ａ，１
８ｂならびに配線領域１９を形成する。次に、第
３図ｃに示す如く気相成長法によりSiO2膜２０
を全面に約0.3〔μm〕形成する。さらに、エツチ
ングに方向性をもつたリアクテイブイオンエツチ
ング法又はスパツタエツチング法等により、シリ
コン酸化膜２０を約0.3〔μm〕エツチング除去し、
第３図ｄに示す如く多結晶シリコンゲート両側に
のみ、その側壁を覆うようにシリコン酸化膜２０
を残す。次いで、表面を洗浄したのち、約100
〔Å〕のSiO2膜２１をSiの露出表面に形成したの
ち1000〔℃〕N2雰囲気中で20分間アニールする。
次に、第３図ｅに示す如く多結晶シリコンゲート
電極１４上のシリコンナイトライド膜１６を除去
し、ソース・ドレイン領域１８ａ，１８ｂ、なら
びに配線領域１９およびゲート多結晶シリコン１
４の表面のSiO2膜１５，２１を除去し、さらに
同図ｆに示す如くウエーハ全面に金属膜、例えば
高融点金属であるタングステンを約400〔Å〕真空
蒸着する。次いで、このウエーハをたとえば800
〔℃〕のN2雰囲気で約１時間アニールすると、タ
ングステンとシリコンの接触した部分でのみ選択
的にシリサイド形成反応が生じ、ソースドレイン
領域表面と配線領域表面ならびに多結晶シリコン
ゲート１４表面に、第３図ｇに示す如くタングス
テンシリサイド膜２３（WSi2）が形成される。
ここで、未反応のタングステン膜２２は酸処理す
ることにより第３図ｈに示す如く除去される。以
下は通常のMOSトランジスタの製造工程に従つ
て、PSG膜、コンタクトホールAl配線等が形成
される。また、最後に保護膜としてPSG膜が設
置され、ボンデイング用の穴開けなどを行ない、
MOSトランジスタが完成する。第４図にこの平
面図を示す。図中矢視Ａ−Ａ断面が第３図ｈで示
したものである。このトランジスタは、例えばス
イツチングTrとして用いられ、ゲートに、例え
ば５〔Ｖ〕を印加しておいてインバータ（図示せ
ず〕から例えば５〔Ｖ〕の電圧がソースに入力さ
れると、ドレインは5V−Vth（しきい値）が出力
され、拡散配線層を通して他のトランジスタのゲ
ートに入力される。
以上の方法によつて作られたMOSトランジス
タはソース・ドレイン及びゲート部に約1100〔Å〕
のタングステンシリサイドが形成されているた
め、ソース・ドレイン部のPsは約７〔Ω／ロ〕，
ゲート部Psは約５〔Ω／ロ〕という極めて低い抵
抗が得られ、シリサイドを用いない従来の方法で
作つた拡散層（Ps50Ω／ロ）に比べ、ドレイン
（又はソース）から延びる拡散層配線における信
号の遅延時間を80〔％〕以上減少させることが出
きる。ドレイン（又はソース）と拡散層配線の層
抵抗は共に遅延に利くが、一般に配線領域の長さ
がこれに接続するソースやドレインの寸法より長
く、従つてソースやドレインより抵抗が高いの
で、配線領域表面にメタルシリサイドを形成する
効果は大きい。配線領域はドレイン・ソース両方
に設けてもかまわない。又、この方法では拡散層
の抵抗値とは関係なく、ソース・ドレイン形成用
イオン注入のドーズ量を決めることが出来、この
場合１×1014〔cm-2〕と従来法の１×1015〜１×
1016〔cm-2〕に比べ1/10のドーズ量を用いること
が可能となり、ゲート端部におけるAsの濃度を
低くすることができる。このため、ドレインの空
乏層は基板側（Ｐ領域）ばかりでなくAsイオン
注入層側（Ｎ領域）即ちPN接合の内側にも伸び
る。この結果、ドレイン近傍の空乏層幅が拡がり
サーフエスブレークダウン電圧を従来の方法にく
らべて約４〜5V上昇させることができた。又、
ソース・ドレインの空乏層容量も約40〔％〕減少
させることができ、その結果素子の動作速度を約
10〔％〕〜30〔％〕改善することができた。又、こ
の場合形成されたシリサイド層も含めて、PN接
合面は、シリコンの基板の主面より、約0.2〔μm〕
（従来は約0.4μm）の深さにありシヨートチヤネ
ル効果を極めて有効に防止することが出きた。
タはソース・ドレイン及びゲート部に約1100〔Å〕
のタングステンシリサイドが形成されているた
め、ソース・ドレイン部のPsは約７〔Ω／ロ〕，
ゲート部Psは約５〔Ω／ロ〕という極めて低い抵
抗が得られ、シリサイドを用いない従来の方法で
作つた拡散層（Ps50Ω／ロ）に比べ、ドレイン
（又はソース）から延びる拡散層配線における信
号の遅延時間を80〔％〕以上減少させることが出
きる。ドレイン（又はソース）と拡散層配線の層
抵抗は共に遅延に利くが、一般に配線領域の長さ
がこれに接続するソースやドレインの寸法より長
く、従つてソースやドレインより抵抗が高いの
で、配線領域表面にメタルシリサイドを形成する
効果は大きい。配線領域はドレイン・ソース両方
に設けてもかまわない。又、この方法では拡散層
の抵抗値とは関係なく、ソース・ドレイン形成用
イオン注入のドーズ量を決めることが出来、この
場合１×1014〔cm-2〕と従来法の１×1015〜１×
1016〔cm-2〕に比べ1/10のドーズ量を用いること
が可能となり、ゲート端部におけるAsの濃度を
低くすることができる。このため、ドレインの空
乏層は基板側（Ｐ領域）ばかりでなくAsイオン
注入層側（Ｎ領域）即ちPN接合の内側にも伸び
る。この結果、ドレイン近傍の空乏層幅が拡がり
サーフエスブレークダウン電圧を従来の方法にく
らべて約４〜5V上昇させることができた。又、
ソース・ドレインの空乏層容量も約40〔％〕減少
させることができ、その結果素子の動作速度を約
10〔％〕〜30〔％〕改善することができた。又、こ
の場合形成されたシリサイド層も含めて、PN接
合面は、シリコンの基板の主面より、約0.2〔μm〕
（従来は約0.4μm）の深さにありシヨートチヤネ
ル効果を極めて有効に防止することが出きた。
また、ポリシリコンゲート−拡散層間に形成す
るCVD SiO2の残した形状が、耐酸化性膜として
用いたSiN膜相当だけ上方にのびているためゲー
ト拡散層間でのシリサイド短絡の発生率が減少す
る等の長所も有している。
るCVD SiO2の残した形状が、耐酸化性膜として
用いたSiN膜相当だけ上方にのびているためゲー
ト拡散層間でのシリサイド短絡の発生率が減少す
る等の長所も有している。
第５図は本発明の他の実施例を説明するための
断面図である。この実施例が先に説明した実施例
と異なる点は、前記タングステンシリサイド膜を
形成する代りに、CVD法により金属膜を選択形
成するようにしたことである。すなわち、前記第
３図ｅに示す状態までの工程は先の実施例と同様
とし、次いで前記シリコン基板１１の全面に金属
膜２５、例えば高融点金属であるタングステン
WF6ガスとH2ガスとの混合ガスを用いるCVD法
により1500〔Å〕堆積する。これにより、活性な
領域、つまりゲート電極１３、ソース・ドレイン
１８ａ，１８ｂおよび配線領域１９上のみにタン
グステン膜２５が選択的に形成され、シリコン酸
化膜２０上には形成されない。しかるのち、先の
実施例と同様にコンタクトホールやAl配線等を
形成することによつてMOSトランジスタが形成
される。
断面図である。この実施例が先に説明した実施例
と異なる点は、前記タングステンシリサイド膜を
形成する代りに、CVD法により金属膜を選択形
成するようにしたことである。すなわち、前記第
３図ｅに示す状態までの工程は先の実施例と同様
とし、次いで前記シリコン基板１１の全面に金属
膜２５、例えば高融点金属であるタングステン
WF6ガスとH2ガスとの混合ガスを用いるCVD法
により1500〔Å〕堆積する。これにより、活性な
領域、つまりゲート電極１３、ソース・ドレイン
１８ａ，１８ｂおよび配線領域１９上のみにタン
グステン膜２５が選択的に形成され、シリコン酸
化膜２０上には形成されない。しかるのち、先の
実施例と同様にコンタクトホールやAl配線等を
形成することによつてMOSトランジスタが形成
される。
かくして本実施例によれば、先の実施例と同様
な効果は勿論のこと、その工程が簡略化されると
いう利点を奏する。
な効果は勿論のこと、その工程が簡略化されると
いう利点を奏する。
なお、本発明は上述した各実施例に限定される
ものではない。例えば、ダイナミツクRAM等の
集積回路ではポリシリコン配線をビツト線或いは
ワード線に使用している。膜厚を0.3〔μm〕のポ
リシリコンのPsは、リンを高濃度にドープした
としても約15〔Ω／ロ〕である。ポリシリコン上
に約1100〔Å〕のタングステンシリサイドを形成
したときのPsは約〔Ω／ロ〕という抵抗が得ら
れ、シリサイドを用いない従来の方法で作つたポ
リシリコン配線に比べ1/3に減少することができ
る。
ものではない。例えば、ダイナミツクRAM等の
集積回路ではポリシリコン配線をビツト線或いは
ワード線に使用している。膜厚を0.3〔μm〕のポ
リシリコンのPsは、リンを高濃度にドープした
としても約15〔Ω／ロ〕である。ポリシリコン上
に約1100〔Å〕のタングステンシリサイドを形成
したときのPsは約〔Ω／ロ〕という抵抗が得ら
れ、シリサイドを用いない従来の方法で作つたポ
リシリコン配線に比べ1/3に減少することができ
る。
また、実施例ではシリサイド形成反応として熱
アニールによる場合のみを述べたが、これは金属
層を蒸着したのち、たとえばレーザーを照射する
ことによつて行つてもよい。この場合、たとえば
CW−Arレーザーを用いると、約10〔Ｗ〕の出力
で１回レーザースキヤンを行うことにより同様の
結果を得ることができ、ウエーハーの処理温度を
高くする必要がなく便利である。又、レーザービ
ームを所定の場所のみ選択的に照射することも出
来る。同様のことは、CW電子ビームの照射によ
つても行える。又、シリサイドの形成は400〔Å〕
のタングステン層の蒸着質、例えばSiをＷとシリ
コン界面にイオン注入することにより行つてもよ
い。この場合、イオンはSi以外にAs，Xe，Arな
どでもよい。実施例では半導体基板としてｐ型シ
リコンの場合のみを述べたが、これはＰ型に限ら
ずＮ型又は、CMOSのような、Ｎ，Ｐ両方を一
つの基板上に持つた場合でもよく、又アモルフア
ス物質上で再結晶化されたポリシリコン又はシン
グルシリコンやSOSでもよい。又金属層として
は、Ｗの場合を述べたが、その他Pt，Pd，Mi，
Mo，Nd，Ta、他合金化を達成するものなら何
を用いてもよいことは言うまでもない。又、第３
図のPN接合を作る工程もソース・ドレイン及び
配線予定領域表面にメタルシリサイドを形成して
からAsイオン注入などにより行つても良い。又
ソースドレインを形成するための不純物もAs以
外でもＢ，Al，Ｐなど基板と反対導伝型の不純
物であれば、何を用いても良い。又、ゲート電極
を覆う物質としてSiO2の場合のみを示したが、
これもアルミナなどの絶縁物であれば何を用いて
も良い。又、ゲート電極として多結晶シリコンを
用い、耐熱化性物質Si3N4の間に薄いSiO2膜を介
して行つたが、このSiO2膜は必ずしも必要では
ない。この場合にはSi3N4膜をCF4＋O2ガスプラ
ズマにより除去するさいのストツパーとして用い
ただけであり熱りん酸等による除去方法を用いれ
ばこのSiO2膜は不要である。又、実施例では、
拡散層へのAsイオン注入を多結晶シリコンゲー
トのパターニング後だけに行つたが、第１図にお
ける酸化膜７の後退を少しでも補うためにメタル
シリサイド形成直前に第２回目のAsイオン注入
を行うことも可能である。また、その際第１回目
のイオン注入は、高濃度に行う必要は必ずしもな
く、例えば１×1011〜１×1012cm-2のドーズ量で
も良い。また、本実施例では、拡散層、ゲートポ
リシリコン表面を全てシリサイド化させたが、必
要に応じて部分的に酸化シリコンもしくはシリコ
ン窒化膜等のマスクを用いて、シリサイド化反応
を進ませないことも容易にできることは勿論であ
る。要するに本発明は、その要旨を逸脱しない範
囲で、種々変形して実施することができる。
アニールによる場合のみを述べたが、これは金属
層を蒸着したのち、たとえばレーザーを照射する
ことによつて行つてもよい。この場合、たとえば
CW−Arレーザーを用いると、約10〔Ｗ〕の出力
で１回レーザースキヤンを行うことにより同様の
結果を得ることができ、ウエーハーの処理温度を
高くする必要がなく便利である。又、レーザービ
ームを所定の場所のみ選択的に照射することも出
来る。同様のことは、CW電子ビームの照射によ
つても行える。又、シリサイドの形成は400〔Å〕
のタングステン層の蒸着質、例えばSiをＷとシリ
コン界面にイオン注入することにより行つてもよ
い。この場合、イオンはSi以外にAs，Xe，Arな
どでもよい。実施例では半導体基板としてｐ型シ
リコンの場合のみを述べたが、これはＰ型に限ら
ずＮ型又は、CMOSのような、Ｎ，Ｐ両方を一
つの基板上に持つた場合でもよく、又アモルフア
ス物質上で再結晶化されたポリシリコン又はシン
グルシリコンやSOSでもよい。又金属層として
は、Ｗの場合を述べたが、その他Pt，Pd，Mi，
Mo，Nd，Ta、他合金化を達成するものなら何
を用いてもよいことは言うまでもない。又、第３
図のPN接合を作る工程もソース・ドレイン及び
配線予定領域表面にメタルシリサイドを形成して
からAsイオン注入などにより行つても良い。又
ソースドレインを形成するための不純物もAs以
外でもＢ，Al，Ｐなど基板と反対導伝型の不純
物であれば、何を用いても良い。又、ゲート電極
を覆う物質としてSiO2の場合のみを示したが、
これもアルミナなどの絶縁物であれば何を用いて
も良い。又、ゲート電極として多結晶シリコンを
用い、耐熱化性物質Si3N4の間に薄いSiO2膜を介
して行つたが、このSiO2膜は必ずしも必要では
ない。この場合にはSi3N4膜をCF4＋O2ガスプラ
ズマにより除去するさいのストツパーとして用い
ただけであり熱りん酸等による除去方法を用いれ
ばこのSiO2膜は不要である。又、実施例では、
拡散層へのAsイオン注入を多結晶シリコンゲー
トのパターニング後だけに行つたが、第１図にお
ける酸化膜７の後退を少しでも補うためにメタル
シリサイド形成直前に第２回目のAsイオン注入
を行うことも可能である。また、その際第１回目
のイオン注入は、高濃度に行う必要は必ずしもな
く、例えば１×1011〜１×1012cm-2のドーズ量で
も良い。また、本実施例では、拡散層、ゲートポ
リシリコン表面を全てシリサイド化させたが、必
要に応じて部分的に酸化シリコンもしくはシリコ
ン窒化膜等のマスクを用いて、シリサイド化反応
を進ませないことも容易にできることは勿論であ
る。要するに本発明は、その要旨を逸脱しない範
囲で、種々変形して実施することができる。
第１図ａ〜ｃおよび第２図はそれぞれ従来方法
の問題点を説明するための断面図、第３図ａ〜ｈ
は本発明の一実施例に係わるMOS集積回路製造
工程を示す断面図、第４図は上記実施例を説明す
るための平面図、第５図は他の実施例を説明する
ための断面図である。 １１……シリコン基板、１２……フイールド酸
化膜、１３……ゲート酸化膜、１４……多結晶シ
リコン膜（ゲート電極）、１６……シリコンナイ
トライド膜（酸化防止膜）、１８ａ，１８ｂ……
ソース・ドレイン領域、１９……拡散配線領域、
２０……シリコン酸化膜、２２……タングステン
膜（金属膜）、２３……タングステンシリサイド
膜（導電膜）、２５……タングステン膜（導電
膜）。
の問題点を説明するための断面図、第３図ａ〜ｈ
は本発明の一実施例に係わるMOS集積回路製造
工程を示す断面図、第４図は上記実施例を説明す
るための平面図、第５図は他の実施例を説明する
ための断面図である。 １１……シリコン基板、１２……フイールド酸
化膜、１３……ゲート酸化膜、１４……多結晶シ
リコン膜（ゲート電極）、１６……シリコンナイ
トライド膜（酸化防止膜）、１８ａ，１８ｂ……
ソース・ドレイン領域、１９……拡散配線領域、
２０……シリコン酸化膜、２２……タングステン
膜（金属膜）、２３……タングステンシリサイド
膜（導電膜）、２５……タングステン膜（導電
膜）。
Claims (1)
- 【特許請求の範囲】 １ MIS型トランジスタのソース・ドレイン領域
およびこれらの少なくとも一方に連設する拡散配
線領域をシリコン基板内に設けた半導体装置を製
造するに際し、 シリコン基板上にゲート絶縁膜，多結晶シリコ
ンからなるゲート電極および酸化防止膜を積層形
成する工程と、 前記シリコン基板上の全面に気相成長法を用い
てシリコン酸化膜を堆積する工程と、 方向性を持つたエツチング法により前記シリコ
ン酸化膜を全面エツチングし、前記ゲート電極の
側壁部を該電極と自己整合して前記シリコン酸化
膜を覆う工程と、 次いで前記酸化防止膜を除去する工程と、 しかるのち前記ゲート電極，ソース・ドレイン
領域および拡散配線領域上のみに、所定のガスを
用いた選択CVD法により導電膜を自己整合的に
選択形成する工程と、 を具備したことを特徴とする半導体装置の製造方
法。 ２ 前記導電膜を形成する選択CVD法に用いる
ガスは、WF6又はMoF6であり、前記導電膜はタ
ングステン膜又はモリブデン膜であることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。 ３ 前記ゲート絶縁膜，ゲート電極および酸化防
止膜を形成する工程として、前記シリコン基板上
の全面にゲート絶縁膜，多結晶シリコン膜および
酸化防止膜からなる多層膜を形成したのち、上記
酸化防止膜および多結晶シリコン膜を所望形状に
選択エツチングすることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 ４ 前記シリコン酸化膜を全面エツチングする際
の方向性を持つたエツチング法として、リアクテ
イブエツチング法或いはスパツタエツチング法を
用いることを特徴とする特許請求の範囲第１項記
載の半導体装置の製造方法。 ５ 前記酸化防止膜として、シリコン窒化膜を用
いたことを特徴とする特許請求の範囲第１項記載
の半導体装置の製造方法。 ６ 前記酸化防止膜として、少なくともシリコン
酸化膜上にシリコン窒化膜を堆積した積層膜を含
む多層膜を用いたことを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。 ７ MIS型トランジスタのソース・ドレイン領域
およびこれらの少なくとも一方に連設する拡散配
線領域をシリコン基板内に設けた半導体装置を製
造するに際し、 シリコン基板上にゲート絶縁膜，多結晶シリコ
ンからなるゲート電極および酸化防止膜を積層形
成する工程と、 前記シリコン基板上の全面に気相成長法を用い
てシリコン酸化膜を堆積する工程と、 方向性を持つたエツチング法により前記シリコ
ン酸化膜を全面エツチングし、前記ゲート電極の
側壁部を該電極と自己整合して前記シリコン酸化
膜を覆う工程と、 次いで前記酸化防止膜を除去する工程と、 次いで前記シリコン基板上の全面に金属膜を堆
積したのち、アニール処理を施し該金属膜のシリ
コンに接する部分をシリサイド化して該部分にメ
タルシリサイドを形成する工程と、 しかるのち上記シリサイド化されずに残つた金
属膜を除去することにより、前記ゲート電極，ソ
ース・ドレイン領域および拡散配線領域上に前記
シリサイドからなる導電膜を自己整合的に選択形
成する工程と、 を具備したことを特徴とする半導体装置の製造方
法。 ８ 前記ゲート絶縁膜，ゲート電極および酸化防
止膜を形成する工程として、前記シリコン基板上
の全面にゲート絶縁膜，多結晶シリコン膜および
酸化防止膜からなる多層膜を形成したのち、上記
酸化防止膜および多結晶シリコン膜を所望形状に
選択エツチングすることを特徴とする特許請求の
範囲第７項記載の半導体装置の製造方法。 ９ 前記シリコン酸化膜を全面エツチングする際
の方向性を持つたエツチング法として、リアクテ
イブエツチング法或いはスパツタエツチング法を
用いることを特徴とする特許請求の範囲第７項記
載の半導体装置の製造方法。 １０ 前記金属膜としてタングステンを用いたこ
とを特徴とする特許請求の範囲第７項記載の半導
体装置の製造方法。 １１ 前記酸化防止膜として、シリコン窒化膜を
用いたことを特徴とする特許請求の範囲第７項記
載の半導体装置の製造方法。 １２ 前記酸化防止膜として、少なくともシリコ
ン酸化膜上にシリコン窒化膜を堆積した積層膜を
含む多層膜を用いたことを特徴とする特許請求の
範囲第７項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036881A JPS58154270A (ja) | 1982-03-09 | 1982-03-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57036881A JPS58154270A (ja) | 1982-03-09 | 1982-03-09 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58154270A JPS58154270A (ja) | 1983-09-13 |
| JPH0576176B2 true JPH0576176B2 (ja) | 1993-10-22 |
Family
ID=12482113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57036881A Granted JPS58154270A (ja) | 1982-03-09 | 1982-03-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58154270A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1252227A (en) * | 1984-07-09 | 1989-04-04 | Fairchild Camera And Instrument Corporation | Self-aligned silicide base contact for bipolar transistor |
| JPS6156460A (ja) * | 1984-08-28 | 1986-03-22 | Nec Corp | 半導体装置及びその製造方法 |
| SE453547B (sv) * | 1985-03-07 | 1988-02-08 | Stiftelsen Inst Mikrovags | Forfarande vid framstellning av integrerade kretsar der pa en substratplatta ledare och s k gate-strukturer uppbygges |
| JPS61284963A (ja) * | 1985-06-10 | 1986-12-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置とその製造方法 |
| JPS62122173A (ja) * | 1985-11-20 | 1987-06-03 | Fujitsu Ltd | 半導体装置 |
| JPS635566A (ja) * | 1986-06-25 | 1988-01-11 | Nec Corp | 半導体装置の製造方法 |
| JPS63204654A (ja) * | 1987-02-19 | 1988-08-24 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| NL8800222A (nl) * | 1988-01-29 | 1989-08-16 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij op zelfregistrerende wijze metaalsilicide wordt aangebracht. |
| JP2691258B2 (ja) * | 1988-09-26 | 1997-12-17 | 日本電信電話株式会社 | Ｍｉｓ型電界効果トランジスタの製法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125649A (en) * | 1979-03-22 | 1980-09-27 | Nec Corp | Production of semiconductor integrated circuit |
-
1982
- 1982-03-09 JP JP57036881A patent/JPS58154270A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58154270A (ja) | 1983-09-13 |
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