JPH0578860B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の入出力制御装置に係
り、特に内部制御レジスタへのパラメータ設定を
内部で行うのに好適な入出力制御装置に関する。

〔従来の技術〕

情報処理装置は、セントラルプロセツサなどか
らなる央央制御部と、央央制御部のプログラム用
メインメモリと、処理経過あるいは処理結果を表
示する表示部、応用プログラムなどを格納する外
部記憶装置などからなる入出力装置と、入出力装
置用の制御部等を備えている。

従来、情報処理装置における入出力制御装置
は、たとえばフロツピー・デイスク・コントロー
ラ（FDC）；μPD765Aなどのように、その動作モ
ードおよび各種時間用タイマ、さらには読出しな
どの動作そのものを設定するため、央央処理ユニ
ツト（CPU）からすべての内部制御レジスタの
該当ピツトへのパラメータ設定を行なう必要があ
つた。

第４図は従来の入出力制御回路の動作を説明す
るための流れ図であつて、FDCの制御動作を示
すものである。

同図において、FDCには、コマンドフエーズ、
実行フエーズ、結果フエーズがある。コマンドフ
エーズで設定された内容にもとづき、実行フエー
ズで処理されたかどうかを結果フエーズでチエツ
クする。コマンドフエーズではCPUから動作を
指定するための複数のコマンドを設定し、かつそ
のコマンドに付随したパラメータも同時に設定す
る必要がある。このコマンドの中には、前述のよ
うな動作モード、各種時間用タイマを設定するも
の、読出し、書き込み、シークなどの動作を指定
するもの等がある。とくに前者のコマンドでは、
第５図に示すようなデイスクにヘツドをロードす
る時間すなわちヘツドロードタイム（Head load
time）、あるいは読出し、書き込みの後にヘツド
をアンロードする時間すなわちヘツドアンロード
タイム（Head un−load time）、指定したトラ
ツクへのシークを行うときの１トラツク分動くた
めに要するステツプ時間すなわちステツプレート
タイム（Step Rate Time）を設定する。

この場合、CPUからはデイスクドライブの仕
様に応じた全てのパラメータを設定する必要があ
るため、ソフトウエア設計者はハードウエアの細
かい中身までを理解しなければならなかつた。

また、FDC以外の、ハード・デイスク・コン
テローラ（HDC）、CRTコントローラ
（CRTC）、マルチ・プロトコール・シリアル・コ
ミユニケーシヨン・コントローラ（MPSC）等で
も同様に、制御対象の仕様に応じた制御パラメー
タの設定をする必要があり、ソフトウエア設計者
がハードウエアについての深い理解をしなければ
ならなかつた。

〔発明が解決しようとする問題点〕

上記したように、従来技術においては、入出力
制御回路の内部制御レジスタの制御パラメータ設
定の数を減らす点については配慮がされておら
ず、制御対象である接続機器の仕様に応じた全て
の制御パラメータの設定を行う必要があり、ソフ
トウエア設計者が各々のハードウエアの詳細を理
解しなければならず、開発工数が大きくなるとい
う問題があつた。

本発明は、接続機器の仕様に応じた制御パラメ
ータをCPUからのマクロな指定のものとに、入
出力制御回路の中で設定できるようにして、ソフ
トウエア設計者の負担を減少させるようにした入
出力制御装置を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的は、入出力制御回路内の内部制御レジ
スタへ設定すべき制御パラメータを記憶するため
の読出し専用メモリを前記入出力制御回路に対し
て設け、CPUなどの外部の制御装置からのマク
ロな指令により、前記読出し専用メモリから各種
パラメータを内部制御レジスタに転送するよう構
成することにより達成される。

〔作用〕

入出力制御回路は、CPUとのインタフエース
部、入出力装置とのインタフエース部、内部制御
レジスタ、制御パラメータ用読出し専用メモリ、
マイクロプログラム制御部、演算部、制御パラメ
ータ設定経路切換回路からなり、CPUから転送
されてくるマクロな指令をCPUインタフエース
を介して受取り、内部のマイクロプログラム制御
部の制御にもとづき、制御パラメータ記憶用の読
出し専用メモリの内容を内部制御レジスタへ転送
することにより、その制御形式を決定し、入出力
制御インタフエース部を介して、入出力装置を適
切に制御する。

なお、入出力制御回路内の演算部は、FDCの
場合はCRC（Cyclic Redundancy Code）チエツ
クなどを分担し、制御パラメータ設定経路切換回
路は、CPUからCPUインタフエースを介して、
直接的に内部制御レジスタに制御パラメータを設
定するか、読出し専用メモリから前記内部制御レ
ジスタに設定するかを切換える。

〔実施例〕

以下、本発明の実施例を図面を用いて説明す
る。

第３図は本発明が適用される情報処理装置の構
成図である。

第３図の情報処理装置を、例えばパーソナルコ
ンピユータとして説明する。

第３図において、１はCPU、２はプログラム
用のメモリ、３，４は入出力制御回路、５は
CRT、６はフロツピーデイスク装置（以下デイ
スクと記す）、７と８はそれぞれCPU１のアドレ
スバスとデータバス、９と１０はCRTの制御信
号とデータ、１１と１２はデイスクの制御信号と
データである。

同図において、電源の投入により、プログラム
メモリ２内のROM（読出し専用メモリ）に格納
されているイニシヤルプログラムローダによつ
て、デイスク６に記憶されているアプリケーシヨ
ンプログラムをプログラムメモリ２内のメインメ
モリに転送する。

以降は、アプリケーシヨンプログラムの制御の
もとで、パーソナルコンピユータが動作する。こ
の場合、CPU１は、パーソナルコンピユータ全
体の動作を制御する部分であり、プログラムメモ
リ２内に格納されたプログラムを読み出し、計算
処理、入出力処理を行い、処理結果をCRT
（Cathode Ray Tube）５などに表示させる。

以上の説明から理解される様に、パーソナルコ
ンピユータなどの情報処理装置では、CRT、デ
イスクなどの入出力装置５，６があり、第３図に
示すように、それぞれの入出力装置に対して入出
力制御回路３，４が必要となる。

本発明は、この入出力制御回路に関するもの
で、第１図のように構成される。

第１図は本発明による情報処理装置の入出力制
御装置の一実施例を示す構成図であり、また、第
２図は第１図に示した構成におけるマイクロプロ
グラムの流れ図である。

ここではデイスクに対する入出力制御回路４
（第３図参照）を例にとつて説明する。

第１図において、１３はCPUインタフエース
部、１４はマイクロプログラム制御部、１５は制
御パラメータ記憶用の読出し専用メモリ、１６は
制御パラメータ設定経路切換回路、１７は内部制
御レジスタ、１８は入出力装置インタフエース
部、１９は演算部であり、第３図と同一符号は同
一部分を示す。

以下、第１図の構成の動作を第２図に示す流れ
図を参照して説明する。

入出力制御回路４は、CPUインタフエース部
１３によつてCPU１のアドレスバス７、データ
バス８と接続され、CPU１から転送されてくる
制御パラメータを入力する。

内部のマイクロプログラム制御部１４は、第２
図のようにコマンド受付け処理ルーチンを実行し
ているので、このパラメータを内部データバス２
０を介して受付け、このパラメータがマクロな設
定用のものか、ミクロな設定用のものかをｌ番地
で判定する。

マクロ設定用と判定されると、ｌ＋１番地に移
り、制御信号２２がマイクロプログラム制御部１
４より発生されて切換処理１が実行され、制御パ
ラメータ設定経路切換回路１６が読出し専用メモ
リ１５側に切換えられる。この際、第２図に示す
ようなマクロ設定を示すビツトに続くｎビツトの
データをマイクロプログラム制御部１４が翻訳し
て読出し専用メモリ１５の所定アドレス領域の内
容を読出した制御パラメータ２１を内部制御レジ
スタ１７に転送する。デイスク６としてフロピー
デイスクを想定した場合を考え、さらに、マクロ
設定として各種時間用タイマーの設定を行うとす
ると、８インチの標準フロツピーデイスクでは、
前記第５図に示したヘツロードタイムが50ｍsec、
ヘツドアンロードタイムが240ｍsec、ステツプレ
ートが４ｍsecなので、それに対応した制御パラ
メータを内部制御レジスタ１７に設定する必要が
あり、前述の手順で、それらを格納する読出し専
用メモリ１５の所定領域の内容が自動的に内部制
御レジスタ１７に入る。このようにして、マクロ
設定機能を用いる事により、接続入出力装置の仕
様に応じた制御パラメータを知らなくても、該入
出力装置の制御が可能となる。すなわち、この入
出力制御回路の場合には、入出力装置仕様とマク
ロ設定データとの対応表を用いるだけで、ハード
ウエアの細かい中身を知らなくても、入出力制御
回路の動作を指定できる。

なお、読み出し、書き込み用のコマンドに用い
られる固定された形のパラメータすなわちトラツ
ク上の最終セクタ番号、セクタのデータ長なども
同様に指定できる。

当然のこととして、以上に記述した内容は、前
記HDC、CRTC、MPSCなどの他の入出力制御
回路にも適用できる。

なお、上記実施例では、パラメータ記憶の読出
し専用メモリを各々の入出力制御回路に設置して
いるものとして説明したが、本発明はこれに限る
ものでなく、各々の入出力装置に対応したパラメ
ータを一括して格納したものを入出力制御回路と
は別個の位置に設置してもよく、あるいは入出力
装置の種類によりいくつかにまとめて設置しても
よいことはもちろんである。

第６図は本発発明による情報処理装置の入出力
制御装置の他の実施例を示す概略構成図であつ
て、第１図、第３図と同一符号は同一部分を示
す。

同図において、読出し専用メモリ１５は複数の
入出力装置５，６，…の各入出力制御回路３，
４，…に対して共通に設置され、それぞれの制御
パラメータのための格納エリアを有している。同
図の構成の動作は第１図に示した実施例の動作と
同一であり、マイクロプログラム制御部１４（第
１図）からの制御信号により、対応する読出し専
用メモリのエリアが指定されると共に、当該エリ
アの当該領域に格納されている制御パラメータを
読出して自身の内部制御レジスタに転送するよう
にしている。

なお、本発明においては、読出し専用メモリと
して書替え可能のROMを使用してもよい。

また、本発明は、パラメータ設定経路切換回路
を有しているので、従来と様、すべてのパラメー
タを設定することもできる。したがつて新しい仕
様の入出力機器が発表されても対応可能であると
共に、マクロ設定との併用が可能である。

〔発明の効果〕

以上説明したように、本発明によれば、CPU
からのマクロな設定で接続機器の仕様に応じたパ
ラメータを、入出力制御回路内部で設定できるの
で、ソフトウエア設計者が、細かくハードウエア
の中身まで理解する必要がないため、ソフトウエ
ア開発工数が従来に比し３割程度削減でき、上記
従来技術の問題点を除いて優れた機能の入出力制
御回路を提供することができる。

【図面の簡単な説明】

第１図は本発明による情報処理装置の入出力制
御装置の一実施例を示す構成図、第２図は第１図
に示した構成の動作を説明する流れ図、第３図は
本発明が適用される情報処理装置の構成図、第４
図は従来の入出力制御回路の動作を説明するため
の流れ図、第５図は従来の入出力制御回路におけ
るFDC用のパラメータを示す図、第６図は本発
明の他の実施例を示す構成図である。 １……CPU（セントラルプロセツサユニツト）、
２……プログラム用メモリ、３，４……入出力制
御回路、５……CRT（Cathode Ray Tube）、６
……Disk（デイスク）、７，８……CPUアドレス
バス、データバス、９，１０，１１，１２……
CRT制御信号、データ、Disk制御信号、データ、
１３……CPUインタフエース部、１４……マイ
クロプログラム制御部、１５……読出し専用メモ
リ、１６……パラメータ設定経路切換回路、１７
……内部制御レジスタ、１８……入出力装置イン
タフエース部、１９……演算部。

Claims (1)

1. 【特許請求の範囲】 １ セントラルプロセツサなどからなる中央制御
   部と、該央央制御部のプログラム格納用メインメ
   モリと、処理経過あるいは処理結果を表示する表
   示装置、応用プログラムなどを格納する外部記憶
   装置などからなる入出力装置と、該入出力装置を
   制御する入出力制御回路からなる入出力制御部と
   を備える情報処理装置において、前記入出力制御
   部内の内部制御レジスタに設定すべき制御パラメ
   ータを格納する読出し専用メモリを前記入出力制
   御部内に設け、前記制御パラメータを前記入出力
   制御部中で設定できるように構成したことを特徴
   とする入出力制御装置。 ２ 特許請求の範囲第１項記載の入出力制御装置
   において、前記内部制御レジスタへの前記制御パ
   ラメータの設定経路を切換えるパラメータ設定経
   路切換回路を設け、前記内部制御レジスタに設定
   すべき制御パラメータを、前記央央制御部又は前
   記読出し専用メモリのいずれかも設定できるよう
   に構成したことを特徴とする入出力制御装置。