JPH0580005B2 - - Google Patents
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- Publication number
- JPH0580005B2 JPH0580005B2 JP59138798A JP13879884A JPH0580005B2 JP H0580005 B2 JPH0580005 B2 JP H0580005B2 JP 59138798 A JP59138798 A JP 59138798A JP 13879884 A JP13879884 A JP 13879884A JP H0580005 B2 JPH0580005 B2 JP H0580005B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- bias circuit
- bias
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is DC
- G05F3/10—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/22—Regulating voltage or current wherein the variable is DC using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the bipolar type only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Amplifiers (AREA)
Description
〔発明の技術分野〕
この発明は、集積回路におけるトランジスタの
バイアス回路に関する。 〔発明の技術的背景とその問題点〕 第２図は、従来のバイアス回路を示すものであ
る。トランジスタQ3のコレクタは図示せぬ電源
に接続され、エミツタは電流源２１を介して接地
される。前記トランジスタQ3のベースは入力端
子２２に接続されるとともに、抵抗２３および基
準電源２４を介して接地され、これら抵抗２３と
基準電源２４によりバイアスされている。 このような従来の回路では、トランジスタQ3
の入力インピーダンスがバイアス用の抵抗２３に
よつて規定される。このため、高入力インピーダ
ンスを得るためには、非常に大きな抵抗を必要と
する。しかし、集積回路において、高抵抗は専有
面積が大きくなるため、チツプ面積が大となり、
結果的に価格が高くなる問題を有している。 〔発明の目的〕 この発明は、上記事情に基づいてなされたもの
であり、その目的とするところは、集積回路にお
いて、高抵抗を使用することなく、トランジスタ
の入力インピーダンスを高くすることが可能なバ
イアス回路を提供しようとするものである。 〔発明の概要〕 この発明は、例えばNPNトランジスタのベー
スにラテラルPNPトランジスタのベースを接続
し、このラテラルPNPトランジスタのエミツタ
にバイアス電圧を供給するようにしたものであ
る。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照
して説明する。 第１図において、第１、第２のトランジスタ
Q1，Q2はそれぞれ集積回路内に形成されるNPN
トランジスタ、およびラテラルPNPトランジス
タである。前記NPNトランジスタQ1のコレクタ
は図示せぬ電源に接続され、エミツタは電流源１
１を介して接地される。このトランジスタQ1の
ベースは入力端１２に接続されるとともに、前記
ラテラルPNPトランジスタQ2のベースに接続さ
れる。このトランジスタQ2のコレクタは接地さ
れ、エミツタは抵抗Ｒ、電源V1を介して接地さ
れる。 上記構成において、トランジスタQ1の動作電
圧（ベース電圧）を安定にするためには、両トラ
ンジスタQ1，Q2のhFEが hFEQ1hFEQ2 ……(1) が望ましい。例えば hFEQ1≪hFEQ2 ……(2) である場合を考えると、トランジスタQ1，Q2の
ベース電流は同一であるため、トランジスタQ2
のコレクタ電流I2に比べ電流源１１の電流I1が非
常に大きくなる。したがつて、抵抗Ｒの電圧降下
が大きくなり、トランジスタQ1のベース電圧は
低下してしまい、トランジスタQ1が正常な動作
をしなくなる可能性がある。 そこで、この回路を集積化する場合、前述した
如くトランジスタQ1をNPNトランジスタ、トラ
ンジスタQ2をラテラルPNPトランジスタとする
ことにより、(1)式で示す関係を得ることができ
る。 ここで、NPNトランジスタQ1のhFEQ1を70〜
350、ラテラルPNPトランジスタQ2のhBEQ2を30〜
80と仮定し、I1＝100μA、Ｒ＝1kΩ、V1＝5V、
VFEQ2＝0.7Vとして、次式 I2＝Ｉ×hFEQ2／hFEQ1 reQ1＝26ｍＶ／I2 RIN＝hFEQ2×（Ｒ＋reQ1） を用いて入力端１１からトランジスタQ2側のイ
ンピーダンスRINを求めると、次表で示すように
なる。
バイアス回路に関する。 〔発明の技術的背景とその問題点〕 第２図は、従来のバイアス回路を示すものであ
る。トランジスタQ3のコレクタは図示せぬ電源
に接続され、エミツタは電流源２１を介して接地
される。前記トランジスタQ3のベースは入力端
子２２に接続されるとともに、抵抗２３および基
準電源２４を介して接地され、これら抵抗２３と
基準電源２４によりバイアスされている。 このような従来の回路では、トランジスタQ3
の入力インピーダンスがバイアス用の抵抗２３に
よつて規定される。このため、高入力インピーダ
ンスを得るためには、非常に大きな抵抗を必要と
する。しかし、集積回路において、高抵抗は専有
面積が大きくなるため、チツプ面積が大となり、
結果的に価格が高くなる問題を有している。 〔発明の目的〕 この発明は、上記事情に基づいてなされたもの
であり、その目的とするところは、集積回路にお
いて、高抵抗を使用することなく、トランジスタ
の入力インピーダンスを高くすることが可能なバ
イアス回路を提供しようとするものである。 〔発明の概要〕 この発明は、例えばNPNトランジスタのベー
スにラテラルPNPトランジスタのベースを接続
し、このラテラルPNPトランジスタのエミツタ
にバイアス電圧を供給するようにしたものであ
る。 〔発明の実施例〕 以下、この発明の一実施例について図面を参照
して説明する。 第１図において、第１、第２のトランジスタ
Q1，Q2はそれぞれ集積回路内に形成されるNPN
トランジスタ、およびラテラルPNPトランジス
タである。前記NPNトランジスタQ1のコレクタ
は図示せぬ電源に接続され、エミツタは電流源１
１を介して接地される。このトランジスタQ1の
ベースは入力端１２に接続されるとともに、前記
ラテラルPNPトランジスタQ2のベースに接続さ
れる。このトランジスタQ2のコレクタは接地さ
れ、エミツタは抵抗Ｒ、電源V1を介して接地さ
れる。 上記構成において、トランジスタQ1の動作電
圧（ベース電圧）を安定にするためには、両トラ
ンジスタQ1，Q2のhFEが hFEQ1hFEQ2 ……(1) が望ましい。例えば hFEQ1≪hFEQ2 ……(2) である場合を考えると、トランジスタQ1，Q2の
ベース電流は同一であるため、トランジスタQ2
のコレクタ電流I2に比べ電流源１１の電流I1が非
常に大きくなる。したがつて、抵抗Ｒの電圧降下
が大きくなり、トランジスタQ1のベース電圧は
低下してしまい、トランジスタQ1が正常な動作
をしなくなる可能性がある。 そこで、この回路を集積化する場合、前述した
如くトランジスタQ1をNPNトランジスタ、トラ
ンジスタQ2をラテラルPNPトランジスタとする
ことにより、(1)式で示す関係を得ることができ
る。 ここで、NPNトランジスタQ1のhFEQ1を70〜
350、ラテラルPNPトランジスタQ2のhBEQ2を30〜
80と仮定し、I1＝100μA、Ｒ＝1kΩ、V1＝5V、
VFEQ2＝0.7Vとして、次式 I2＝Ｉ×hFEQ2／hFEQ1 reQ1＝26ｍＶ／I2 RIN＝hFEQ2×（Ｒ＋reQ1） を用いて入力端１１からトランジスタQ2側のイ
ンピーダンスRINを求めると、次表で示すように
なる。
以上、詳述したようにこの発明によれば、集積
回路において、高抵抗を使用することなく、トラ
ンジスタの入力インピーダンスを高くすることが
可能なバイアス回路を提供できる。
回路において、高抵抗を使用することなく、トラ
ンジスタの入力インピーダンスを高くすることが
可能なバイアス回路を提供できる。
第１図はこの発明に係わるバイアス回路の一実
施例を示す回路構成図、第２図は従来のバイアス
回路の一例を示す回路構成図である。 Q1……第１のトランジスタ、Q2……第２のト
ランジスタ、Ｒ……抵抗、V1……電源。
施例を示す回路構成図、第２図は従来のバイアス
回路の一例を示す回路構成図である。 Q1……第１のトランジスタ、Q2……第２のト
ランジスタ、Ｒ……抵抗、V1……電源。
Claims (1)
- 【特許請求の範囲】 １ エミツタ、コレクタがそれぞれ所定の電位に
設定された第１のトランジスタのベースに、この
第１のトランジスタとは逆極性の第２のトランジ
スタのベースを接続し、この第２のトランジスタ
にバイアス電圧を供給することを特徴とするバイ
アス回路。 ２ 前記第２のトランジスタはラテラルトランジ
スタであることを特徴とする特許請求の範囲第１
項記載のバイアス回路。 ３ 前記第１、第２のトランジスタは集積回路化
されることは特徴とする特許請求の範囲第１項あ
るいは第２項記載のバイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138798A JPS6118019A (ja) | 1984-07-04 | 1984-07-04 | バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59138798A JPS6118019A (ja) | 1984-07-04 | 1984-07-04 | バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6118019A JPS6118019A (ja) | 1986-01-25 |
| JPH0580005B2 true JPH0580005B2 (ja) | 1993-11-05 |
Family
ID=15230474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59138798A Granted JPS6118019A (ja) | 1984-07-04 | 1984-07-04 | バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118019A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3300539B2 (ja) * | 1994-07-29 | 2002-07-08 | 株式会社東芝 | 高入力インピーダンス回路及び半導体装置、振動検出装置 |
-
1984
- 1984-07-04 JP JP59138798A patent/JPS6118019A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6118019A (ja) | 1986-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |