JPS6214517A - ヒステリシス・コンパレ−タ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ヒステリシス幅を任意に設定できるコンパレ
ータ回路に関するものである。

従来の技術 トランジスタのベース・エミッタ間電圧（ＶＢＥ）を利
用する構成の従来のヒステリシス・コンパレータ回路を
第２図に示す。以下に、第２図を参照してヒステリシス
・コンパレータ回路の動作原理を説明する。

このヒステリシス・コンパレータ回路のトランジスター
および２のベースに印加される比較電圧Ｖ　およびｖ２
の間にｖｌ〈ｖ２の関係が成立している場合、トランジ
スタ２および４は導通（オン）状態、一方トランシスタ
ーおよび３は遮断（オフ）状態となる。この結果、ダイ
オード５には電流が流れずオフ状態となる。一方、ダイ
オード７はトランジスタ４を通して電流が流れ、トラン
ジスタ８．ダイオード９およびトランジスター。

がオン状態となる。なお、トランジスター１は定電流源
用のトランジスタであり、そのベースには定電圧ｖ０が
印加され、コレクタには常に電流工。

が流れている状態となっている。ところで、トランジス
ターｏは、エミッタサイズがトランジスター１のエミッ
タサイズと同一のトランジスタとされ、オンの状態のと
きには、トランジスター１のコレクタ電流と同じ大きさ
のコレクタ電流工。が流れるようになっている。

上記の回路状態におけるトランジスタ３のベース電圧■
３は次式となる。

■３＝ｖ１−ｖＢＥ１ ”　ｖｌ　−ｖＴ　ｔｎ　（Ｉｏ’　工ｓ　）　　　”
”””’　　（１）ｖ　　′トランジスタ１のベースエ
ミソＢＥ１・ 夕間電圧 Ｉ８　　：トランジスタ１の飽和電流 ＶＴ　：ｋＴ／ｑ ｋ　　：ボルツマン定数 また、トランジスタ４のベース電圧ｖ４は次式％式％ ■ＢＥ２：トランジスタ２のベースエミッタ間電圧 ｈＦＥ４：　トランジスタ４の電流増幅率したがって、
この回路のヒステリシス幅は、ｖ３−ｖ４　であたえら
れ、次式となる。

Ｖ３−Ｖ４＝Ｖ１−Ｖ２−ＶＴ　ｔｎ（ｈＦＥ４＋　１
）、、、（３）発明が解決しようとする問題点 従来のヒステリシスコンパレータ回路ではヒステリシス
幅に電流増幅率ｈＦＥ　Ｏ値が大きく影響する不都合が
生じる。すなわち、トランジスタの電流増幅率ｈＦＥ　
は製造工程におけるばらつきの要因あるいは動作時の温
度変化等の影響で大きく変化するおそれがあり、ヒステ
リシス幅を任意の値に固定することが非常に難かしい問
題点があった。

問題点を解決するだめの手段 本発明のヒステリシス・コンパレータ回路は、ベースに
入力電圧が差動形式で印加され、コレクタが電源に接続
された第１および第２のトランジスタと、同第１および
第２のトランジスタの各エミッタにベースが接続され、
エミッタが共通接続されるとともに定電流源トランジス
タを介して接地点へ接続された第３および第４のトラン
ジスタと、前記第１および第２のトランジスタのエミッ
タと接地点との間にコレクタエミッタ回路が接続された
第５および第６のトランジスタと、前記第３および第４
のトランジスタの各コレクタにカソードが、電源にアノ
ードが接続された第１および第２のダイオードと、ベー
スが前記第３のトランジスタのコレクタに、エミッタが
電源に、そしてコレクタが前記第４のトランジスタのコ
レクタに接続され、前記各トランジスタとは相補極性の
第７のトランジスタと、同第７のトランジスタと同極性
でベースが前記第４のトランジスタのコレクタに、エミ
ッタが電源にそれぞれ接続され、コレクタがカソードを
接地点に接続した第３のダイオードのアノードに接続さ
れた第８のトランジスタを備えるとともに、前記第６お
よび第６のトランジスタのベースが前記第８のトランジ
スタと第３のダイオードとの接続点に接続され、さらに
前記第６および第６のトランジスタのエミッタ面積が前
記定電流源用トランジスタのエミッタ面積のｎ倍および
ｍ倍に設定されているものである。

作　　用 この構成によれば、ヒステリシス幅へのトランジスタの
電流増幅率の影響がなく、トランジスタノエミッタ面積
比（ｎ／ｍ）がヒステリシス幅の設定にあだシ支配的と
なるコンパレータ回路が実現される。

実施例 本発明のヒステリシス・コンパレータ回路の実施例を第
１図に示し、この回路を参照して以下動作を説明する。

この回路の特徴は、従来例に比べてトランジスタ１２が
追加され、このトランジスタのコレクタがトランジスタ
２のエミッタとトランジスタ４のベースに接続され、ベ
ースがダイオード９のアノードとトランジスター０のベ
ースに接続され、エミッタが接地されており、トランジ
スターｏおよびトランジスター２のエミッタ面積が定電
流源用トランジスター１のエミッタ面積に比べてｎ倍お
よびｍ倍になっていることである。その他の回路条件は
従来例と同じである。

この回路において、トランジスターおよび２のベースに
電圧Ｖ　および■２が印加され、両者の間に■１〈■２
　の関係が成しているものとすると、このとき、トラン
ジスタ２および４はオンの状態、一方、トランジスター
および３はオフの状態となる。この結果、ダイオード５
には電流が流れずオフ状態、トランジスタ６もオフ状態
となる。一方、ダイオード７にはトランジスタ４を通し
て電流が流れ、トランジスタ８．ダイオード９．トラン
ジスターｏおよびトランジスター２がオン状態となる。

このとき、トランジスタ１０．１２および１１のベース
に等しい電圧が印加されるよう回路設計を行うことによ
り、トランジスター０のコレクタにはトランジスター１
のコレクタ電流Ｉ０のｎ倍の電流（ｎ　Ｉ　ｏ　）が、
また、トランジスター２のコレクタにはｍ倍の電流（ｍ
Ｉｏ）が流れている状態になる。

このときのトランジスタ３のベース電圧ｖ３は次式とな
る。

ｖ３＝ｖ１−ｖＢＥｌ ＝ｖ１−ｖＴｔｎ（ｎ工。／Ｉ８）・・・・・・（４）
１′ また、トランジスタ４のベース電圧ｖ４は次式％式％ したがって（４）と（５）式によシヒステリシス幅は次
式となる。

Ｖ　ｓ　−■４：＝：　ｖ１ｖ２−Ｖ＋Ｚｎ（ｎ／　（
ｒｒｘ＋　１　／　（ｈ　Ｆ　Ｅ　４＋　１）　）　）
・・・・・・・・・・・・　（６） トランジスタ４の電流増幅率ｈＦＥ４は、通常ｈＦＥ４
≧１ｏＯの関係が成り立つ値に設定されるため １／（ｈＦＥ４＋１）：；　ｏ　　　　　　−＝−−（
７）の関係が成立する。

したがって（６）式は、次式のような簡単な式となる。

Ｖ３−Ｖ４＝Ｖ１−Ｖ２−ＶＴｔｎ（ｎ／ｒｎ）−・・
−・・−（ａ）第８式はヒステリシス幅がトランジスタ
の電流増幅率ｈＦＥ　　に依存せず、トランジスタ１０
と１２のエミツタ面積比に依存することを示している。

また、ヒステリシス幅の温度変化による項は、ｖＴＣ＝
ｋＴ／（１）のみであるため、第２図に示した従来のコ
ンパレータ回路と比較して、温度変化は無視することが
できる。

発明の効果 本発明のヒステリシス・コンパレータ回路によれば、ト
ランジスタの電流増幅率ｈＦＥ　のヒステリシス幅への
影響が無視できる。したがってｈＦＥが製造工程でのば
らつきの要因あるいは温度変化により大きくばらついて
もこのことによるヒステリシス幅の変化はなく、ヒステ
リシス幅はトランジスタのエミツタ面積比だけによって
決まる任意の値に設定可能となる。

【図面の簡単な説明】

第１図は本発明のヒステリシス・コンパレータの回路図
、第２図は従来のヒステリシス・コンパレータの回路図
である。 １．２，３，４，１０，１１．１２・・・・・・ｎｐｎ
型トランジスタ、５，７．９・・・・・・ダイオード、
６゜８・・・・・・ｐｎｐ　型トランジスタ。

Claims (1)

【特許請求の範囲】
1. ベースに入力電圧が差動形式で印加され、コレクタが電
   源に接続された第１および第２のトランジスタと、同第
   １および第２のトランジスタの各エミッタにベースが接
   続され、エミッタが共通接続されるとともに定電流源ト
   ランジスタを介して接地点へ接続された第３および第４
   のトランジスタと、前記第１および第２のトランジスタ
   のエミッタと接地点との間にコレクタエミッタ回路が接
   続された第５および第６のトランジスタと、前記第３お
   よび第４のトランジスタの各コレクタにカソードが、電
   源にアノードが接続された第１および第２のダイオード
   と、ベースが前記第３のトランジスタのコレクタに、エ
   ミッタが電源に、そしてコレクタが前記第４のトランジ
   スタのコレクタに接続され、前記各トランジスタとは相
   補極性の第７のトランジスタと、同第７のトランジスタ
   と同極性でベースが前記第４のトランジスタのコレクタ
   に、エミッタが電源にそれぞれ接続され、コレクタがカ
   ソードを接地点に接続した第３のダイオードのアノード
   に接続された第８のトランジスタを備えるとともに、前
   記第５および第６のトランジスタのベースが前記第８の
   トランジスタと第３のダイオードとの接続点に接続され
   、さらに前記第５および第６のトランジスタのエミッタ
   面積が前記定電流源用トランジスタのエミッタ面積のｎ
   倍およびｍ倍に設定されていることを特徴とするヒステ
   リシス・コンパレータ回路。