JPS6214920B2 - - Google Patents
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- Publication number
- JPS6214920B2 JPS6214920B2 JP57019343A JP1934382A JPS6214920B2 JP S6214920 B2 JPS6214920 B2 JP S6214920B2 JP 57019343 A JP57019343 A JP 57019343A JP 1934382 A JP1934382 A JP 1934382A JP S6214920 B2 JPS6214920 B2 JP S6214920B2
- Authority
- JP
- Japan
- Prior art keywords
- shift
- shift register
- electronic circuit
- bit
- circuit blocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Shift Register Type Memory (AREA)
Description
【発明の詳細な説明】
本発明は、（Ｎ＋１）ビツトとＮビツトのシフ
トレジスタにより、電子回路ブロツク間相互のＮ
ビツトの情報交換を目的とする転送回路に関する
ものである。
トレジスタにより、電子回路ブロツク間相互のＮ
ビツトの情報交換を目的とする転送回路に関する
ものである。
従来例を第１図に示している。これは電子回路
ブロツク１と電子回路ブロツク２との間でＮビツ
トの情報を交換する場合、Ｎビツトのシフトレジ
スタ３，５を用いてそれぞれに共通するシフトク
ロツク入力端７にＮ個のシフトクロツクを加える
ことにより、電子回路ブロツク１から電子回路ブ
ロツク２へのＮビツトの情報転送を行い、次にＮ
ビツトのシフトレジスタ４，６を用いてそれぞれ
に共通するシフトクロツク入力端８にＮ個のシフ
トクロツクを加えることにより、電子回路ブロツ
ク２から電子回路ブロツク１へのＮビツトの情報
転送を行うことによつて行つていた。
ブロツク１と電子回路ブロツク２との間でＮビツ
トの情報を交換する場合、Ｎビツトのシフトレジ
スタ３，５を用いてそれぞれに共通するシフトク
ロツク入力端７にＮ個のシフトクロツクを加える
ことにより、電子回路ブロツク１から電子回路ブ
ロツク２へのＮビツトの情報転送を行い、次にＮ
ビツトのシフトレジスタ４，６を用いてそれぞれ
に共通するシフトクロツク入力端８にＮ個のシフ
トクロツクを加えることにより、電子回路ブロツ
ク２から電子回路ブロツク１へのＮビツトの情報
転送を行うことによつて行つていた。
この場合、シフトレジスタ３，５または４，６
に加わるシフトクロツクは全く同時に加わらなけ
ればならなく、またシフトレジスタ３のシリアル
データ出力のデータは遅延なくシフトレジスタ５
のシリアルデータ入力に、シフトレジスタ６のシ
リアルデータ出力のデータは遅延なくシフトレジ
スタ４のシリアルデータ入力にそれぞれ印加され
なければならないため、耐ノイズ特性等の向上を
目的によく用いられるCRローパスフイルタ等の
遅延回路を各シフトレジスタのクロツク入力、デ
ータ入力線に挿入することができないものであつ
た。また、電子回路ブロツク１，２間の距離が長
くなると、その間の浮遊容量等の影響により信号
の遅延をきたし、誤動作を生じる等の欠点を有し
ていた。
に加わるシフトクロツクは全く同時に加わらなけ
ればならなく、またシフトレジスタ３のシリアル
データ出力のデータは遅延なくシフトレジスタ５
のシリアルデータ入力に、シフトレジスタ６のシ
リアルデータ出力のデータは遅延なくシフトレジ
スタ４のシリアルデータ入力にそれぞれ印加され
なければならないため、耐ノイズ特性等の向上を
目的によく用いられるCRローパスフイルタ等の
遅延回路を各シフトレジスタのクロツク入力、デ
ータ入力線に挿入することができないものであつ
た。また、電子回路ブロツク１，２間の距離が長
くなると、その間の浮遊容量等の影響により信号
の遅延をきたし、誤動作を生じる等の欠点を有し
ていた。
本発明は上記のような従来の欠点を除去すべく
なされたものであり、以下その一実施例について
第２図とともに説明する。
なされたものであり、以下その一実施例について
第２図とともに説明する。
第２図において、９および１０は電子回路ブロ
ツクであり、電子回路ブロツク９はＮビツトのシ
フトレジスタ１１と１個のＤタイプフリツプフロ
ツプ１２とにより構成された（Ｎ＋１）ビツトの
シフトレジスタ１３を有し、電子回路ブロツク１
０はＮビツトのシフトレジスタ１４を有してい
る。上記シフトレジスタ１３，１４のシリアルデ
ータ入力にはそれぞれ他のシフトレジスタ１４，
１３のシリアルデータ出力が接続されており、ま
た上記シフトレジスタ１３，１４のシフトクロツ
ク入力端には他方のシフトレジスタ１４，１３の
シフトクロツクの位相の反転されたものが入力さ
れるように回路全体のシフトクロツク入力端１５
とシフトレジスタ１４のシフトクロツク入力端と
の間にはインバータ１６が接続されている。
ツクであり、電子回路ブロツク９はＮビツトのシ
フトレジスタ１１と１個のＤタイプフリツプフロ
ツプ１２とにより構成された（Ｎ＋１）ビツトの
シフトレジスタ１３を有し、電子回路ブロツク１
０はＮビツトのシフトレジスタ１４を有してい
る。上記シフトレジスタ１３，１４のシリアルデ
ータ入力にはそれぞれ他のシフトレジスタ１４，
１３のシリアルデータ出力が接続されており、ま
た上記シフトレジスタ１３，１４のシフトクロツ
ク入力端には他方のシフトレジスタ１４，１３の
シフトクロツクの位相の反転されたものが入力さ
れるように回路全体のシフトクロツク入力端１５
とシフトレジスタ１４のシフトクロツク入力端と
の間にはインバータ１６が接続されている。
この第２図の回路で電子回路ブロツク９と電子
回路ブロツク１０との間でＮビツトの情報を交換
する場合、シフトクロツク入力端１５に加えられ
るシフトクロツクがＬからＨへ変化すると、シフ
トレジスタ１４のＮビツト目のデータはシフトレ
ジスタ１１の第１ビツト目にラツチされ、シフト
レジスタ１１の内容はそれぞれシフトし、シフト
レジスタ１１のＮビツト目のデータはＤタイプフ
リツプフロツプ１２にラツチされる。次に、シフ
トクロツク入力がＨからＬへ変化すると、インバ
ータ１６の出力はＬからＨへ変化し、Ｄタイプフ
リツプフロツプ１２のラツチデータはシフトレジ
スタ１４の第１ビツト目にラツチされ、シフトレ
ジスタ１４の内容はそれぞれシフトする。以上の
動作をＮ回繰り返すことにより、シフトレジスタ
１１の内容とシフトレジスタ１４の内容は入れ換
わり、電子回路ブロツク９，１０間でＮビツトの
情報を交換したことになる。
回路ブロツク１０との間でＮビツトの情報を交換
する場合、シフトクロツク入力端１５に加えられ
るシフトクロツクがＬからＨへ変化すると、シフ
トレジスタ１４のＮビツト目のデータはシフトレ
ジスタ１１の第１ビツト目にラツチされ、シフト
レジスタ１１の内容はそれぞれシフトし、シフト
レジスタ１１のＮビツト目のデータはＤタイプフ
リツプフロツプ１２にラツチされる。次に、シフ
トクロツク入力がＨからＬへ変化すると、インバ
ータ１６の出力はＬからＨへ変化し、Ｄタイプフ
リツプフロツプ１２のラツチデータはシフトレジ
スタ１４の第１ビツト目にラツチされ、シフトレ
ジスタ１４の内容はそれぞれシフトする。以上の
動作をＮ回繰り返すことにより、シフトレジスタ
１１の内容とシフトレジスタ１４の内容は入れ換
わり、電子回路ブロツク９，１０間でＮビツトの
情報を交換したことになる。
以上の本発明の構成によれば、前述の従来例に
みられる時間的制約がないため、電子回路ブロツ
ク９，１０間の距離が長くてもその間の浮遊容量
等の影響により信号の遅延が生じても誤動作は生
じなくなる。また、第３図のように耐ノイズ特性
の向上を目的にローパスフイルタ１７，１８，１
９を挿入することができる。そして、高価なシフ
トレジスタを２個しか使用しないため、回路全体
として安価なものとなる。したがつて、本発明で
は以上のように２つの電子回路ブロツク間にＮビ
ツトの情報交換を必要とする電子回路システム
を、電子回路ブロツク間の距離に無関係に安定
に、高い耐ノイズ特性でより小型に、より安価に
供給することができるものである。
みられる時間的制約がないため、電子回路ブロツ
ク９，１０間の距離が長くてもその間の浮遊容量
等の影響により信号の遅延が生じても誤動作は生
じなくなる。また、第３図のように耐ノイズ特性
の向上を目的にローパスフイルタ１７，１８，１
９を挿入することができる。そして、高価なシフ
トレジスタを２個しか使用しないため、回路全体
として安価なものとなる。したがつて、本発明で
は以上のように２つの電子回路ブロツク間にＮビ
ツトの情報交換を必要とする電子回路システム
を、電子回路ブロツク間の距離に無関係に安定
に、高い耐ノイズ特性でより小型に、より安価に
供給することができるものである。
第１図は従来例における転送回路のブロツク
図、第２図は本発明に係る転送回路の一実施例を
示すブロツク図、第３図は本発明の他の実施例を
示すブロツク図である。 ９，１０……電子回路ブロツク、１１，１４…
…Ｎビツトのシフトレジスタ、１２……Ｄタイプ
フリツプフロツプ、１３……（Ｎ＋１）ビツトの
シフトレジスタ。
図、第２図は本発明に係る転送回路の一実施例を
示すブロツク図、第３図は本発明の他の実施例を
示すブロツク図である。 ９，１０……電子回路ブロツク、１１，１４…
…Ｎビツトのシフトレジスタ、１２……Ｄタイプ
フリツプフロツプ、１３……（Ｎ＋１）ビツトの
シフトレジスタ。
Claims (1)
- １ ２つの電子回路ブロツクを有し、その一方に
Ｎビツトのシフトレジスタと１個のＤタイプフリ
ツプフロツプにより構成された（Ｎ＋１）ビツト
のシフトレジスタを有し、他方にＮビツトのシフ
トレジスタを有し、上記それぞれのシフトレジス
タのシリアルデータ入力には他方のシフトレジス
タのシリアルデータ出力が接続され、かつ上記そ
れぞれのシフトレジスタのシフトクロツクには他
方のシフトレジスタのシフトクロツクの位相の反
転されたものを用い、上記２つの電子回路ブロツ
ク間にＮビツトの情報を交換することを特徴とす
る転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019343A JPS58137039A (ja) | 1982-02-09 | 1982-02-09 | 転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57019343A JPS58137039A (ja) | 1982-02-09 | 1982-02-09 | 転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58137039A JPS58137039A (ja) | 1983-08-15 |
| JPS6214920B2 true JPS6214920B2 (ja) | 1987-04-04 |
Family
ID=11996748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57019343A Granted JPS58137039A (ja) | 1982-02-09 | 1982-02-09 | 転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58137039A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08294216A (ja) * | 1995-04-20 | 1996-11-05 | Nec Data Terminal Ltd | ケーブルクランプ及びケーブルのクランプ方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4956576B2 (ja) * | 2009-03-30 | 2012-06-20 | 株式会社クボタ | コンバイン |
-
1982
- 1982-02-09 JP JP57019343A patent/JPS58137039A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08294216A (ja) * | 1995-04-20 | 1996-11-05 | Nec Data Terminal Ltd | ケーブルクランプ及びケーブルのクランプ方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58137039A (ja) | 1983-08-15 |
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