JPH0581014A - マイクロコード訂正のためのオンチツプ制御ストア用プログラム可能アレイ - Google Patents
マイクロコード訂正のためのオンチツプ制御ストア用プログラム可能アレイInfo
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- JPH0581014A JPH0581014A JP3151513A JP15151391A JPH0581014A JP H0581014 A JPH0581014 A JP H0581014A JP 3151513 A JP3151513 A JP 3151513A JP 15151391 A JP15151391 A JP 15151391A JP H0581014 A JPH0581014 A JP H0581014A
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Abstract
(57)【要約】
【目的】 マイクロプログラムされたプロセッサの制御
ストアに含まれる誤りのあるマイクロコードを訂正する
装置を提供する。 【構成】 システムの主制御ストアＲＯＭ（４００）に
おける誤りのあるマイクロ命令に対応する命令コードを
検出する検出回路（９００）と、代替マイクロ命令のた
めの記憶域として使用されるプログラム可能アレイとを
含む。検出回路（９００）は、論理ＮＯＲ回路として作
動する回路であり、誤りを含むマイクロコード・シーケ
ンスと対応するマクロ命令の有効な命令コードを検出す
るため使用される。プログラム可能アレイは、誤りのあ
るマイクロコードを置換する誤りのないマイクロコード
を含む２つのロード可能ＲＡＭ（４１０、４２０）から
なる。検出および訂正は、システムのサイクル時間に対
して影響しないように命令の復号と並行して生起する。
ストアに含まれる誤りのあるマイクロコードを訂正する
装置を提供する。 【構成】 システムの主制御ストアＲＯＭ（４００）に
おける誤りのあるマイクロ命令に対応する命令コードを
検出する検出回路（９００）と、代替マイクロ命令のた
めの記憶域として使用されるプログラム可能アレイとを
含む。検出回路（９００）は、論理ＮＯＲ回路として作
動する回路であり、誤りを含むマイクロコード・シーケ
ンスと対応するマクロ命令の有効な命令コードを検出す
るため使用される。プログラム可能アレイは、誤りのあ
るマイクロコードを置換する誤りのないマイクロコード
を含む２つのロード可能ＲＡＭ（４１０、４２０）から
なる。検出および訂正は、システムのサイクル時間に対
して影響しないように命令の復号と並行して生起する。
Description
【０００１】
【産業上の利用分野】本発明は、プロセッサ命令の実現
と関連する、誤りの検出のための回路構成に関し、特に
不当なマイクロコード・シーケンスを有する命令と関連
する、誤りの検出および訂正のための小形のプログラム
可能アレイに関する。
と関連する、誤りの検出のための回路構成に関し、特に
不当なマイクロコード・シーケンスを有する命令と関連
する、誤りの検出および訂正のための小形のプログラム
可能アレイに関する。
【０００２】
【従来の技術】マイクロプロセッサあるいは一般にプロ
セッサをプログラムするため使用されるプログラミング
言語は、通常アセンブラ語あるいはアセンブリ言語と呼
ばれる。個々のアセンブラ命令はマクロ命令として参照
され、各マクロ命令は通常複数のマイクロ命令からなっ
ている。マイクロ命令は、マイクロプロセッサあるいは
プロセッサが実行し得る基本即ちプリミティブ命令であ
る。このマクロ命令は、マイクロ命令より高レベルの言
語であり、典型的には実行を完了するため幾つかの状態
を必要とする。特定のマイクロプロセッサあるいはプロ
セッサに応じて、特定のマクロ命令の実現に必要とされ
るマイクロ命令は変化する。
セッサをプログラムするため使用されるプログラミング
言語は、通常アセンブラ語あるいはアセンブリ言語と呼
ばれる。個々のアセンブラ命令はマクロ命令として参照
され、各マクロ命令は通常複数のマイクロ命令からなっ
ている。マイクロ命令は、マイクロプロセッサあるいは
プロセッサが実行し得る基本即ちプリミティブ命令であ
る。このマクロ命令は、マイクロ命令より高レベルの言
語であり、典型的には実行を完了するため幾つかの状態
を必要とする。特定のマイクロプロセッサあるいはプロ
セッサに応じて、特定のマクロ命令の実現に必要とされ
るマイクロ命令は変化する。
【０００３】マイクロプロセッサあるいはプロセッサ・
システムは、基本的には３つの主要モジュール、即ち、
マイクロ制御論理モジュール、制御メモリー論理モジュ
ールおよびデータ経路モジュールからなっている。問題
となる２つの主要機能領域は、マイクロ制御論理モジュ
ールと制御メモリー論理モジュールである。データ経路
モジュールは、システムを介するデータの操作に責任が
ある。マイクロ命令は、制御メモリーに記憶され、纏め
てシステム即ちプロセッサのファームウエアと呼ばれ
る。各マイクロ命令は、実行されるべき次の順次マイク
ロ命令を決定するためにプロセッサ制御フラッグおよび
マクロ命令の命令コードと関連して使用される１つのフ
ィールドを含む複数のフィールドからなっている。他の
主フィールドは、データ経路を制御するため使用され
る。マクロ命令の命令コードは、マイクロ制御ロジック
により読出されて、次に実行するのはどのマイクロルー
チンかを決定する。
システムは、基本的には３つの主要モジュール、即ち、
マイクロ制御論理モジュール、制御メモリー論理モジュ
ールおよびデータ経路モジュールからなっている。問題
となる２つの主要機能領域は、マイクロ制御論理モジュ
ールと制御メモリー論理モジュールである。データ経路
モジュールは、システムを介するデータの操作に責任が
ある。マイクロ命令は、制御メモリーに記憶され、纏め
てシステム即ちプロセッサのファームウエアと呼ばれ
る。各マイクロ命令は、実行されるべき次の順次マイク
ロ命令を決定するためにプロセッサ制御フラッグおよび
マクロ命令の命令コードと関連して使用される１つのフ
ィールドを含む複数のフィールドからなっている。他の
主フィールドは、データ経路を制御するため使用され
る。マクロ命令の命令コードは、マイクロ制御ロジック
により読出されて、次に実行するのはどのマイクロルー
チンかを決定する。
【０００４】高速プロセッサにおいては、制御メモリー
は通常バイポーラＲＯＭおよびＰＲＯＭから構成され、
特定のＲＯＭを置換することにより、マクロ命令セット
全体を変更することができる。従来のプロセッサにおい
ては、ＲＯＭはオンチップ制御ストア（制御メモリー）
を実現するために広く使用される。オフチップ制御スト
アと比較すると、この方法はクリティカルパスにおける
チップ交差を無くし、かつ非常に大きなデータ幅を提供
し、その両者はシステムの高速性能に対して非常に重要
である。ＲＯＭは、スタティックＲＡＭよりも約１０倍
優れた密度を持つ故に選定される。しかし、ＲＯＭは、
製造中マスク・レベルでプログラムすることができるの
みであり、これはシステムの開発段階における主な短所
となる。単純なマイクロコードの誤りが、多くの時間に
わたる全てのシステム開発努力の妨げとなり得る。従っ
て、ＲＯＭに対してプログラムし直す必要なしに命令の
検出および訂正を行うことが望ましい。
は通常バイポーラＲＯＭおよびＰＲＯＭから構成され、
特定のＲＯＭを置換することにより、マクロ命令セット
全体を変更することができる。従来のプロセッサにおい
ては、ＲＯＭはオンチップ制御ストア（制御メモリー）
を実現するために広く使用される。オフチップ制御スト
アと比較すると、この方法はクリティカルパスにおける
チップ交差を無くし、かつ非常に大きなデータ幅を提供
し、その両者はシステムの高速性能に対して非常に重要
である。ＲＯＭは、スタティックＲＡＭよりも約１０倍
優れた密度を持つ故に選定される。しかし、ＲＯＭは、
製造中マスク・レベルでプログラムすることができるの
みであり、これはシステムの開発段階における主な短所
となる。単純なマイクロコードの誤りが、多くの時間に
わたる全てのシステム開発努力の妨げとなり得る。従っ
て、ＲＯＭに対してプログラムし直す必要なしに命令の
検出および訂正を行うことが望ましい。
【０００５】Ｓａｔｏの米国特許第４，６４４，５３９
号は、制御メモリーに生じる障害あるいは誤りを処理す
るための種々の早期の周知の回路構成について論述して
いる。不正な命令と関連する誤りの検出および訂正のた
めのこのような回路構成の１つは、複数のマイクロ命令
をロードされた制御メモリーと共に、誤り検出回路およ
び誤り訂正回路を含む。誤り検出回路は、制御メモリー
から読出された各マイクロ命令の誤りを検出するための
ものであり、誤り訂正回路は正しいマイクロ命令を得る
ために誤りを訂正するためのものである。このような構
成により、例え誤り検出回路により誤りが検出されない
時でも、各マイクロ命令は常に制御メモリーから誤り検
出回路および誤り訂正回路の両者を通るように送出され
る。従って、機械サイクルの増加は避けられない。
号は、制御メモリーに生じる障害あるいは誤りを処理す
るための種々の早期の周知の回路構成について論述して
いる。不正な命令と関連する誤りの検出および訂正のた
めのこのような回路構成の１つは、複数のマイクロ命令
をロードされた制御メモリーと共に、誤り検出回路およ
び誤り訂正回路を含む。誤り検出回路は、制御メモリー
から読出された各マイクロ命令の誤りを検出するための
ものであり、誤り訂正回路は正しいマイクロ命令を得る
ために誤りを訂正するためのものである。このような構
成により、例え誤り検出回路により誤りが検出されない
時でも、各マイクロ命令は常に制御メモリーから誤り検
出回路および誤り訂正回路の両者を通るように送出され
る。従って、機械サイクルの増加は避けられない。
【０００６】別の従来の回路構成においては、誤り検出
のみが、誤り検出回路を用いて制御メモリーから読出さ
れた各マイクロ命令毎に常に行われる。誤り訂正回路
は、誤り検出回路により誤りが検出される時にのみ作動
される。このような構成の故に、上記の回路構成と比較
して機械サイクルを短縮することが可能である。しか
し、誤り訂正回路は、制御メモリーの誤りのある部分が
アクセスされる毎に各マイクロ命令の誤りを訂正する。
従って、誤りのある部分から読出される各マイクロ命令
の処理には長い時間がかかる。このため、制御メモリー
にハードウエアの誤りが生じると、マイクロ命令の実行
の平均時間が長くなる。
のみが、誤り検出回路を用いて制御メモリーから読出さ
れた各マイクロ命令毎に常に行われる。誤り訂正回路
は、誤り検出回路により誤りが検出される時にのみ作動
される。このような構成の故に、上記の回路構成と比較
して機械サイクルを短縮することが可能である。しか
し、誤り訂正回路は、制御メモリーの誤りのある部分が
アクセスされる毎に各マイクロ命令の誤りを訂正する。
従って、誤りのある部分から読出される各マイクロ命令
の処理には長い時間がかかる。このため、制御メモリー
にハードウエアの誤りが生じると、マイクロ命令の実行
の平均時間が長くなる。
【０００７】上記の両方の従来技術の回路構成は、誤り
の発生と同時に誤りの検出のみでなく誤りの訂正をも実
施する。誤り訂正を可能にするため、各マイクロ命令は
誤り訂正コードにより形成されねばならない。誤り検出
のみなら１つ以上のパリティ・ビットを付加することに
より簡単に可能であるが、このような誤り訂正コード
は、当技術において周知のようにパリティ・ビット（複
数または単数の）より数が大きい余分な冗長ビットを必
要とする。このため、誤り訂正コードの使用は、制御メ
モリーのビット容量の増加をもたらす結果となる。更
に、上記の従来技術の回路構成はいずれもプログラミン
グの間違いから結果として生じるマイクロコード誤りを
訂正することができない。
の発生と同時に誤りの検出のみでなく誤りの訂正をも実
施する。誤り訂正を可能にするため、各マイクロ命令は
誤り訂正コードにより形成されねばならない。誤り検出
のみなら１つ以上のパリティ・ビットを付加することに
より簡単に可能であるが、このような誤り訂正コード
は、当技術において周知のようにパリティ・ビット（複
数または単数の）より数が大きい余分な冗長ビットを必
要とする。このため、誤り訂正コードの使用は、制御メ
モリーのビット容量の増加をもたらす結果となる。更
に、上記の従来技術の回路構成はいずれもプログラミン
グの間違いから結果として生じるマイクロコード誤りを
訂正することができない。
【０００８】マイクロコードにおける誤りを訂正するた
めの１つの実施例はＣｈａｎｇ等（ＩＢＭ Ｔｅｃｈ．
Ｄｉｓ．Ｂａｌ．３１，１１、１９８９年４月発行）に
より開示されており、これはプログラム可能な命令検出
回路を使用する。命令の実現と関連する誤りが存在する
時は、検出回路はその命令コードを認識するようにプロ
グラムすることができ、この命令は実現されない命令と
して取扱うことができる。ソフトウエアによるエミュレ
ーションは、命令を実行し問題を迂回するように書くこ
とができる。しかし、このシステムは、改訂されたマイ
クロコードの正しさを検証することができない。
めの１つの実施例はＣｈａｎｇ等（ＩＢＭ Ｔｅｃｈ．
Ｄｉｓ．Ｂａｌ．３１，１１、１９８９年４月発行）に
より開示されており、これはプログラム可能な命令検出
回路を使用する。命令の実現と関連する誤りが存在する
時は、検出回路はその命令コードを認識するようにプロ
グラムすることができ、この命令は実現されない命令と
して取扱うことができる。ソフトウエアによるエミュレ
ーションは、命令を実行し問題を迂回するように書くこ
とができる。しかし、このシステムは、改訂されたマイ
クロコードの正しさを検証することができない。
【０００９】日本国特許第５８−１６３４９号は、誤り
のない命令による障害のある命令の代替を容易にするメ
モリー拡張代替システムを開示している。この特許にお
いては、システムの実現は、命令の特定の演算コードの
検出ではなく、マイクロ命令の特定アドレスの検出に基
く。特定のアドレスが検出されると、誤りのないマイク
ロ命令を有するメモリーの領域を指示する代替アドレス
が与えられる。マイクロ命令がシステムにより無効化さ
れる時、タイミングを取る目的のためのノーオペレーシ
ョン・サイクルを挿入しなければならない。このノーオ
ペレーション状態は、命令の実行の間に生じ得、これが
システムの設計およびデバッグを更に困難にすることが
あり得る。
のない命令による障害のある命令の代替を容易にするメ
モリー拡張代替システムを開示している。この特許にお
いては、システムの実現は、命令の特定の演算コードの
検出ではなく、マイクロ命令の特定アドレスの検出に基
く。特定のアドレスが検出されると、誤りのないマイク
ロ命令を有するメモリーの領域を指示する代替アドレス
が与えられる。マイクロ命令がシステムにより無効化さ
れる時、タイミングを取る目的のためのノーオペレーシ
ョン・サイクルを挿入しなければならない。このノーオ
ペレーション状態は、命令の実行の間に生じ得、これが
システムの設計およびデバッグを更に困難にすることが
あり得る。
【００１０】日本国特許第５８−１６３５０号もまた、
メモリー拡張代替システムを開示している。同特許にお
いては、障害を持つマイクロ命令の特定アドレスが一致
装置により検出されると、代替命令が与えられる。基本
的には、ｎ個のマイクロ命令を訂正するために、検出回
路がｎ個のマイクロアドレスに対する置換アドレスを検
出して生成する。しかし、ｎ個のマイクロ命令の取扱い
が可能なシステムを実現することが容易となるに過ぎ
ず、この場合ｎは検出回路の大きさおよび性能に対する
制限の故に小さな数に限定される。
メモリー拡張代替システムを開示している。同特許にお
いては、障害を持つマイクロ命令の特定アドレスが一致
装置により検出されると、代替命令が与えられる。基本
的には、ｎ個のマイクロ命令を訂正するために、検出回
路がｎ個のマイクロアドレスに対する置換アドレスを検
出して生成する。しかし、ｎ個のマイクロ命令の取扱い
が可能なシステムを実現することが容易となるに過ぎ
ず、この場合ｎは検出回路の大きさおよび性能に対する
制限の故に小さな数に限定される。
【００１１】日本国特許第５９−８５５４５号は、シス
テムＲＯＭの内容に対する訂正および処理システムを開
示している。同特許においては、開示されたシステム
は、システム・プログラムを含むシステムＲＯＭにおけ
る誤りのバイパスを含む技術を提供するが、マイクロコ
ードを含む制御ストアＲＯＭにおける誤りのバイパスは
含まない。
テムＲＯＭの内容に対する訂正および処理システムを開
示している。同特許においては、開示されたシステム
は、システム・プログラムを含むシステムＲＯＭにおけ
る誤りのバイパスを含む技術を提供するが、マイクロコ
ードを含む制御ストアＲＯＭにおける誤りのバイパスは
含まない。
【００１２】
【発明の概要】本発明は、マイクロプログラムされたプ
ロセッサの制御ストアに含まれる障害マイクロコードを
訂正するための装置に関するものである。本装置は、制
御ストアに含まれ、少なくとも１つの障害を有する予め
定めたマクロ命令を検出するためのプログラム可能な検
出回路と、予め定めたマクロ命令の検出に応答して前記
プログラム可能な検出回路により直接アドレス指定可能
な第１のプログラム可能アレイとを含む。この第１のプ
ログラム可能アレイは、少なくとも１つの前記障害マイ
クロ命令を置換する少なくとも１つの誤りのないマイク
ロ命令を含む。本装置は更に、マイクロプログラムされ
たプロセッサのマイクロシーケンサによりアドレス指定
可能な第２のプログラム可能なアレイを含む。この第２
のプログラム可能アレイは、予め定めたマクロ命令の一
連のマイクロ命令を必要に応じて置換する少なくとも１
つの誤りのないマイクロ命令を含む。更に、本装置は、
特定のマイクロ命令が主制御ストアＲＯＭ、第１のプロ
グラム可能アレイ、あるいは第２のプログラム可能アレ
イのいずれから取出されるべきかを決定するマルチプレ
クサ回路、およびこのマルチプレクサを制御するための
マルチプレクサ選択論理回路を使用する。このマルチプ
レクサ選択論理回路は、プログラム可能検出回路から検
出信号を、またマイクロシーケンサから次のアドレス信
号を受取る。
ロセッサの制御ストアに含まれる障害マイクロコードを
訂正するための装置に関するものである。本装置は、制
御ストアに含まれ、少なくとも１つの障害を有する予め
定めたマクロ命令を検出するためのプログラム可能な検
出回路と、予め定めたマクロ命令の検出に応答して前記
プログラム可能な検出回路により直接アドレス指定可能
な第１のプログラム可能アレイとを含む。この第１のプ
ログラム可能アレイは、少なくとも１つの前記障害マイ
クロ命令を置換する少なくとも１つの誤りのないマイク
ロ命令を含む。本装置は更に、マイクロプログラムされ
たプロセッサのマイクロシーケンサによりアドレス指定
可能な第２のプログラム可能なアレイを含む。この第２
のプログラム可能アレイは、予め定めたマクロ命令の一
連のマイクロ命令を必要に応じて置換する少なくとも１
つの誤りのないマイクロ命令を含む。更に、本装置は、
特定のマイクロ命令が主制御ストアＲＯＭ、第１のプロ
グラム可能アレイ、あるいは第２のプログラム可能アレ
イのいずれから取出されるべきかを決定するマルチプレ
クサ回路、およびこのマルチプレクサを制御するための
マルチプレクサ選択論理回路を使用する。このマルチプ
レクサ選択論理回路は、プログラム可能検出回路から検
出信号を、またマイクロシーケンサから次のアドレス信
号を受取る。
【００１３】本装置のプログラム可能検出回路は、命令
誤りの実現により生じる諸問題を回避するため中央処理
装置チップの既に存在する命令復号ロジックに対して追
加される。基本的には、検出回路を用いて誤りのあるマ
イクロコード・シーケンスを持つマクロ命令に対する命
令コードを検出する。このような命令コードの検出と同
時に、置換マイクロシーケンスの最初のマイクロ命令
が、ロード可能な制御ストアＲＡＭである第１のプログ
ラム可能なアレイから取出される。第２のプログラム可
能なアレイは、必要に応じて、マイクロコード・シーケ
ンスの残りのマイクロ命令を格納するために使用できる
第２のロード可能なＲＡＭである。別のＲＡＭに最初の
命令を置くことにより、検出回路は語線を介して記憶場
所を直接アドレス指定することができる。改訂された部
分は、命令を完了するために主制御ストアＲＯＭにおけ
る残りのマイクロコードと連結することができる。
誤りの実現により生じる諸問題を回避するため中央処理
装置チップの既に存在する命令復号ロジックに対して追
加される。基本的には、検出回路を用いて誤りのあるマ
イクロコード・シーケンスを持つマクロ命令に対する命
令コードを検出する。このような命令コードの検出と同
時に、置換マイクロシーケンスの最初のマイクロ命令
が、ロード可能な制御ストアＲＡＭである第１のプログ
ラム可能なアレイから取出される。第２のプログラム可
能なアレイは、必要に応じて、マイクロコード・シーケ
ンスの残りのマイクロ命令を格納するために使用できる
第２のロード可能なＲＡＭである。別のＲＡＭに最初の
命令を置くことにより、検出回路は語線を介して記憶場
所を直接アドレス指定することができる。改訂された部
分は、命令を完了するために主制御ストアＲＯＭにおけ
る残りのマイクロコードと連結することができる。
【００１４】マイクロコード訂正装置は、短いマイクロ
コード・シーケンス、長いマイクロコード・シーケンス
の初めの誤りおよびマイクロコード・シーケンスの終り
のスパースな誤りの有効な訂正を行う。本発明は、可変
長であり得る命令の特定の命令コードを検出することに
より多数の誤りの訂正を行う。本発明は、１つのＶＬＳ
Ｉチップにおいて実現可能であり、このため、余分な電
力消費およびプロセッサ・ボード上の面積をほとんど要
さない。更に、本発明は、通常の命令復号との並行処理
においてマイクロ命令の検出および訂正を行うので、プ
ロセッサのサイクル時間に影響しない。
コード・シーケンス、長いマイクロコード・シーケンス
の初めの誤りおよびマイクロコード・シーケンスの終り
のスパースな誤りの有効な訂正を行う。本発明は、可変
長であり得る命令の特定の命令コードを検出することに
より多数の誤りの訂正を行う。本発明は、１つのＶＬＳ
Ｉチップにおいて実現可能であり、このため、余分な電
力消費およびプロセッサ・ボード上の面積をほとんど要
さない。更に、本発明は、通常の命令復号との並行処理
においてマイクロ命令の検出および訂正を行うので、プ
ロセッサのサイクル時間に影響しない。
【００１５】
【実施例】マイクロプログラムされたプロセッサの制御
ストアに含まれる誤りのあるマイクロコードを訂正する
ための本発明の装置は、マイクロプログラムされたプロ
セッサの既にある命令復号ロジックおよびマイクロ制御
ロジックに対する追加である。本装置は、正しくないマ
イクロコード命令あるいは命令のシーケンスを持つ命令
あるいはマクロ命令に対する命令コードを検出するため
に使用される。このような命令コードが検出されると、
この命令の最初の制御ワードが小形のロード可能な制御
ストアＲＡＭの関連するエントリ点から取出される。正
しくないマイクロコード・シーケンスの最初の部分は、
シーケンス中の最後のマイクロコード誤りまでを含むＲ
ＡＭに記憶された改訂されたマイクロコードにより置換
される。この改訂された部分は、命令を完了するためＲ
ＯＭにおける残りのマイクロコードと連結することがで
きる。この検出プロセスは、サイクル時間に如何なる影
響も与えないように命令の復号と並行して生じる。
ストアに含まれる誤りのあるマイクロコードを訂正する
ための本発明の装置は、マイクロプログラムされたプロ
セッサの既にある命令復号ロジックおよびマイクロ制御
ロジックに対する追加である。本装置は、正しくないマ
イクロコード命令あるいは命令のシーケンスを持つ命令
あるいはマクロ命令に対する命令コードを検出するため
に使用される。このような命令コードが検出されると、
この命令の最初の制御ワードが小形のロード可能な制御
ストアＲＡＭの関連するエントリ点から取出される。正
しくないマイクロコード・シーケンスの最初の部分は、
シーケンス中の最後のマイクロコード誤りまでを含むＲ
ＡＭに記憶された改訂されたマイクロコードにより置換
される。この改訂された部分は、命令を完了するためＲ
ＯＭにおける残りのマイクロコードと連結することがで
きる。この検出プロセスは、サイクル時間に如何なる影
響も与えないように命令の復号と並行して生じる。
【００１６】図１においては、マイクロコードあるいは
マイクロ命令の訂正のための本発明の装置を備えたマイ
クロプログラムされたプロセッサのアーキテクチャを示
すブロック図が示される。基本的マイクロプログラム化
プロセッサは、３つの主な機能要素、即ちマイクロ制御
ロジック・モジュール、制御メモリー・モジュールおよ
びデータ経路モジュールを含む。本発明の例示目的のた
めには、データ経路モジュールおよびこれが供する諸機
能の詳細な説明を含む必要はないが、マイクロ制御ロジ
ック・モジュールと制御メモリー・モジュール間の相互
の関係の詳細な記述は、本発明の小形のプログラム可能
アレイの種々の機能を例示するのに役立つ。
マイクロ命令の訂正のための本発明の装置を備えたマイ
クロプログラムされたプロセッサのアーキテクチャを示
すブロック図が示される。基本的マイクロプログラム化
プロセッサは、３つの主な機能要素、即ちマイクロ制御
ロジック・モジュール、制御メモリー・モジュールおよ
びデータ経路モジュールを含む。本発明の例示目的のた
めには、データ経路モジュールおよびこれが供する諸機
能の詳細な説明を含む必要はないが、マイクロ制御ロジ
ック・モジュールと制御メモリー・モジュール間の相互
の関係の詳細な記述は、本発明の小形のプログラム可能
アレイの種々の機能を例示するのに役立つ。
【００１７】プログラマが入力する命令であるマクロ命
令の通常の実行においては、命令は即時記憶のため命令
入力レジスタ１００に記憶される。特定のマクロ命令の
命令コードは、命令の残りのフィールドから分離され、
他の命令ならびに命令コードを復号する命令デコーダ２
００へ送られる。この命令デコーダ２００は、特定のマ
クロ命令を実現するため用いられるマイクロ命令シーケ
ンスの開始アドレスを生成する論理回路である。マイク
ロ命令シーケンスの開始アドレスは、マイクロシーケン
スの最初のマイクロ命令のアドレスである。基本的に
は、このアドレスは、特定の情報あるいは使用されるべ
きデータのメモリーにおける単なる物理的場所である。
この復号された開始アドレスは、次にマイクロシーケン
サ３００へ送られる。マイクロシーケンサ３００は、特
定のマイクロシーケンスの実行を制御するマイクロ制御
ロジックの部分である。基本的には、マイクロシーケン
サ３００は、マイクロ命令が実行される順序をつかさど
る。次いで、マイクロシーケンサ３００からの開始アド
レスは、制御ストアＲＯＭ４００へ送られる。この制御
ストアＲＯＭ４００は、プロセッサ・システムのマイク
ロコード即ちファームウエアの全てを含んでいる。プロ
セッサにおいて高い速度を達成するために、制御ストア
は典型的にＲＯＭ技術を用いて実現される。最初のマイ
クロ命令である制御ストアＲＯＭ４００の出力は、マル
チプレクサ５００を介してマイクロ命令レジスタ６００
へ送られ、ここでマイクロ命令はマイクロプロセッサ
（図示せず）の実行ユニット７００の制御のため使用さ
れるまで記憶される。マルチプレクサ５００の使用の詳
細な説明を次に行う。
令の通常の実行においては、命令は即時記憶のため命令
入力レジスタ１００に記憶される。特定のマクロ命令の
命令コードは、命令の残りのフィールドから分離され、
他の命令ならびに命令コードを復号する命令デコーダ２
００へ送られる。この命令デコーダ２００は、特定のマ
クロ命令を実現するため用いられるマイクロ命令シーケ
ンスの開始アドレスを生成する論理回路である。マイク
ロ命令シーケンスの開始アドレスは、マイクロシーケン
スの最初のマイクロ命令のアドレスである。基本的に
は、このアドレスは、特定の情報あるいは使用されるべ
きデータのメモリーにおける単なる物理的場所である。
この復号された開始アドレスは、次にマイクロシーケン
サ３００へ送られる。マイクロシーケンサ３００は、特
定のマイクロシーケンスの実行を制御するマイクロ制御
ロジックの部分である。基本的には、マイクロシーケン
サ３００は、マイクロ命令が実行される順序をつかさど
る。次いで、マイクロシーケンサ３００からの開始アド
レスは、制御ストアＲＯＭ４００へ送られる。この制御
ストアＲＯＭ４００は、プロセッサ・システムのマイク
ロコード即ちファームウエアの全てを含んでいる。プロ
セッサにおいて高い速度を達成するために、制御ストア
は典型的にＲＯＭ技術を用いて実現される。最初のマイ
クロ命令である制御ストアＲＯＭ４００の出力は、マル
チプレクサ５００を介してマイクロ命令レジスタ６００
へ送られ、ここでマイクロ命令はマイクロプロセッサ
（図示せず）の実行ユニット７００の制御のため使用さ
れるまで記憶される。マルチプレクサ５００の使用の詳
細な説明を次に行う。
【００１８】各マイクロ命令の一部として含まれるの
は、特定のマイクロシーケンスにおける次のマイクロ命
令のマイクロアドレスである次のアドレス信号即ちＮＥ
ＸＴＡＤＤＲＥＳＳである。このＮＥＸＴＡＤＤＲＥＳ
Ｓは、マイクロ命令レジスタ６００から出力され、マイ
クロシーケンサ３００に対し、またマルチプレクサ５０
０の動作を制御するために使用されるマルチプレクサ選
択論理回路８００に対してフィードバックされる。通常
の動作、即ちこのサイクル内で例外ケースが検出されな
い動作においては、マイクロシーケンサ３００は再びマ
イクロシーケンスにおける次のマイクロ命令のアドレス
を制御ストアＲＯＭ４００へ送り、ここで指定されたマ
イクロ命令が取出され、マルチプレクサ５００を介して
マイクロ命令レジスタ６００へ送られる。これは、特定
のマクロ命令に対するマイクロシーケンスが終わるまで
継続する反復ループ・タイプのプロセスである。
は、特定のマイクロシーケンスにおける次のマイクロ命
令のマイクロアドレスである次のアドレス信号即ちＮＥ
ＸＴＡＤＤＲＥＳＳである。このＮＥＸＴＡＤＤＲＥＳ
Ｓは、マイクロ命令レジスタ６００から出力され、マイ
クロシーケンサ３００に対し、またマルチプレクサ５０
０の動作を制御するために使用されるマルチプレクサ選
択論理回路８００に対してフィードバックされる。通常
の動作、即ちこのサイクル内で例外ケースが検出されな
い動作においては、マイクロシーケンサ３００は再びマ
イクロシーケンスにおける次のマイクロ命令のアドレス
を制御ストアＲＯＭ４００へ送り、ここで指定されたマ
イクロ命令が取出され、マルチプレクサ５００を介して
マイクロ命令レジスタ６００へ送られる。これは、特定
のマクロ命令に対するマイクロシーケンスが終わるまで
継続する反復ループ・タイプのプロセスである。
【００１９】マクロ命令の命令コードが特定のマイクロ
命令における既知の誤りあるいはマイクロシーケンス全
体における誤りと対応する時、プログラム可能検出回路
９００はこの特定の命令コードの存在を検出し、誤り検
出信号Ｄｅｔｅｃｔ Ｎｏｔ（ＤＥＴＮ）をマルチプレ
クサ選択論理回路８００へ与える。更に、プログラム可
能検出回路９００は、制御ストアＲＯＭ４００に記憶さ
れた誤りのあるマイクロ命令を置換することになるマイ
クロ命令を選択するため、第１の小形のロード可能ＲＡ
Ｍアレイ４１０に対する語線デコーダとして使用され
る。ロード可能ＲＡＭは、マイクロシステムの入出力装
置からロードすることができるＲＡＭであり、スタティ
ックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）あるいは電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）
を含む種々の手法において実現することができる。基本
的には、第１のロード可能ＲＡＭ４１０は、新しいマイ
クロシーケンスの最初のマイクロ命令を含む。この新し
いマイクロ命令は、第１のロード可能ＲＡＭ４１０から
取出され、マルチプレクサ５００を介してマイクロ命令
レジスタ６００へ送られる。第１のロード可能ＲＡＭ４
１０の内容は、通常全てのマイクロコードを含む制御ス
トアＲＯＭ４００の内容と対照的に使用されるが、これ
はプログラム可能検出回路９００が誤り検出信号ＤＥＴ
Ｎをマルチプレクサ選択論理回路８００へ送るためであ
る。この検出および訂正プロセスは、プロセッサあるい
はマイクロプロセッサのサイクル時間に対して影響を与
えないように命令の復号と並行して生じることに注意す
べきである。
命令における既知の誤りあるいはマイクロシーケンス全
体における誤りと対応する時、プログラム可能検出回路
９００はこの特定の命令コードの存在を検出し、誤り検
出信号Ｄｅｔｅｃｔ Ｎｏｔ（ＤＥＴＮ）をマルチプレ
クサ選択論理回路８００へ与える。更に、プログラム可
能検出回路９００は、制御ストアＲＯＭ４００に記憶さ
れた誤りのあるマイクロ命令を置換することになるマイ
クロ命令を選択するため、第１の小形のロード可能ＲＡ
Ｍアレイ４１０に対する語線デコーダとして使用され
る。ロード可能ＲＡＭは、マイクロシステムの入出力装
置からロードすることができるＲＡＭであり、スタティ
ックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）あるいは電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）
を含む種々の手法において実現することができる。基本
的には、第１のロード可能ＲＡＭ４１０は、新しいマイ
クロシーケンスの最初のマイクロ命令を含む。この新し
いマイクロ命令は、第１のロード可能ＲＡＭ４１０から
取出され、マルチプレクサ５００を介してマイクロ命令
レジスタ６００へ送られる。第１のロード可能ＲＡＭ４
１０の内容は、通常全てのマイクロコードを含む制御ス
トアＲＯＭ４００の内容と対照的に使用されるが、これ
はプログラム可能検出回路９００が誤り検出信号ＤＥＴ
Ｎをマルチプレクサ選択論理回路８００へ送るためであ
る。この検出および訂正プロセスは、プロセッサあるい
はマイクロプロセッサのサイクル時間に対して影響を与
えないように命令の復号と並行して生じることに注意す
べきである。
【００２０】マイクロ命令レジスタ６００から出力され
たこの新しいマイクロ命令のＮＥＸＴＡＤＤＲＥＳＳ
は、マイクロシーケンサ３００へ入力される。マイクロ
シーケンサ３００は、本システムのマイクロ制御ロジッ
クの一部であり、実行されるべき次のマイクロ命令の制
御メモリー・アドレスを選択することをつかさどる。マ
イクロシーケンサ３００は、基本的には、その時のマク
ロ命令、プロセッサの状態および前のマイクロ命令を含
む幾つかの要因に基いてマイクロ命令が実行される順序
を決定する状態マシンである。これらの要因に基いて、
マイクロシーケンサ３００は制御ストアＲＯＭ４００あ
るいは第２のロード可能ＲＡＭ４２０と対応するアドレ
スを出力する。もし前のマイクロ命令が第２のロード可
能ＲＡＭ４２０と対応するＮＥＸＴＡＤＤＲＥＳＳを持
つならば、マイクロシーケンサは第２のロード可能ＲＡ
Ｍ４２０における場所と対応するマイクロアドレスを出
力する。この第２のロード可能ＲＡＭ４２０は、新しい
マイクロシーケンスの残りのマイクロ命令が格納される
場所である。従って、新しいマイクロシーケンスにおけ
る次のマイクロ命令は第２のロード可能ＲＡＭ４２０か
ら取出されることになる。再び、マルチプレクサ選択論
理回路８００がこの特定の記憶装置の選択をつかさど
る。第２のロード可能ＲＡＭ４２０からのマイクロ命令
のこのような取出および使用のプロセスは、制御ストア
ＲＯＭ４００に格納された元のマイクロシーケンスの最
後のマイクロコード誤りに達するまで継続する。第２の
ロード可能ＲＡＭ４２０におけるこの最後のマイクロ命
令のＮＥＸＴＡＤＤＲＥＳＳは、元の制御ストアＲＯＭ
４００を再び指示する。この最後のマイクロ命令が元の
制御ストアＲＯＭ４００を指示するので、マイクロコー
ドの改訂された部分は、特定のマクロ命令を完成するた
め制御ストアＲＯＭ４００における残りのマイクロコー
ドと連結することができる。
たこの新しいマイクロ命令のＮＥＸＴＡＤＤＲＥＳＳ
は、マイクロシーケンサ３００へ入力される。マイクロ
シーケンサ３００は、本システムのマイクロ制御ロジッ
クの一部であり、実行されるべき次のマイクロ命令の制
御メモリー・アドレスを選択することをつかさどる。マ
イクロシーケンサ３００は、基本的には、その時のマク
ロ命令、プロセッサの状態および前のマイクロ命令を含
む幾つかの要因に基いてマイクロ命令が実行される順序
を決定する状態マシンである。これらの要因に基いて、
マイクロシーケンサ３００は制御ストアＲＯＭ４００あ
るいは第２のロード可能ＲＡＭ４２０と対応するアドレ
スを出力する。もし前のマイクロ命令が第２のロード可
能ＲＡＭ４２０と対応するＮＥＸＴＡＤＤＲＥＳＳを持
つならば、マイクロシーケンサは第２のロード可能ＲＡ
Ｍ４２０における場所と対応するマイクロアドレスを出
力する。この第２のロード可能ＲＡＭ４２０は、新しい
マイクロシーケンスの残りのマイクロ命令が格納される
場所である。従って、新しいマイクロシーケンスにおけ
る次のマイクロ命令は第２のロード可能ＲＡＭ４２０か
ら取出されることになる。再び、マルチプレクサ選択論
理回路８００がこの特定の記憶装置の選択をつかさど
る。第２のロード可能ＲＡＭ４２０からのマイクロ命令
のこのような取出および使用のプロセスは、制御ストア
ＲＯＭ４００に格納された元のマイクロシーケンスの最
後のマイクロコード誤りに達するまで継続する。第２の
ロード可能ＲＡＭ４２０におけるこの最後のマイクロ命
令のＮＥＸＴＡＤＤＲＥＳＳは、元の制御ストアＲＯＭ
４００を再び指示する。この最後のマイクロ命令が元の
制御ストアＲＯＭ４００を指示するので、マイクロコー
ドの改訂された部分は、特定のマクロ命令を完成するた
め制御ストアＲＯＭ４００における残りのマイクロコー
ドと連結することができる。
【００２１】マルチプレクサ５００は、どの記憶装置即
ち制御ストアＲＯＭ４００、第１のロード可能ＲＡＭ４
１０あるいは第２のロード可能ＲＡＭ４２０からマイク
ロ命令あるいはマイクロシーケンスが取出されるかを決
定するため使用される。記憶装置の３つの選択肢がある
ので、３対１のマルチプレクサが用いられる。マルチプ
レクサ５００に対する選択信号は、マルチプレクサ選択
論理回路８００により与えられる。このマルチプレクサ
選択論理回路８００は、２つの入力、即ちＤｅｔｅｃｔ
Ｎｏｔ信号ＤＥＴＮおよびマイクロ命令レジスタ６０
０により与えられるＮＥＸＴＡＤＤＲＥＳＳ信号に基く
選択信号に対して特定の値を出力する。基本的には、マ
ルチプレクサ５００の選択ロジックは下記の如く要約す
ることができる。即ち、もしマイクロ制御ロジックがマ
イクロシーケンスの最初のサイクルにあり信号ＤＥＴＮ
が論理値１に等しければ、この特定の命令コードに対す
るマイクロシーケンスが誤りを含まないことを示し、従
って制御ストアＲＯＭ４００が選択される。もしマイク
ロ制御ロジックがマイクロシーケンスの最初のサイクル
にあり信号ＤＥＴＮが論理値０に等しければ、１つの誤
りあるいは複数の誤りを含むマイクロシーケンスを示
し、従って第１のロード可能ＲＡＭ４１０が選択され
る。もしＮＥＸＴＡＤＤＲＥＳＳアドレスが第２のロー
ド可能ＲＡＭ４２０における記憶場所を指示するなら
ば、第２のロード可能ＲＡＭ４２０が選択される。最後
に、もし上記の状態のいずれも存在しなければ、制御ス
トアＲＯＭ４００が選択される。
ち制御ストアＲＯＭ４００、第１のロード可能ＲＡＭ４
１０あるいは第２のロード可能ＲＡＭ４２０からマイク
ロ命令あるいはマイクロシーケンスが取出されるかを決
定するため使用される。記憶装置の３つの選択肢がある
ので、３対１のマルチプレクサが用いられる。マルチプ
レクサ５００に対する選択信号は、マルチプレクサ選択
論理回路８００により与えられる。このマルチプレクサ
選択論理回路８００は、２つの入力、即ちＤｅｔｅｃｔ
Ｎｏｔ信号ＤＥＴＮおよびマイクロ命令レジスタ６０
０により与えられるＮＥＸＴＡＤＤＲＥＳＳ信号に基く
選択信号に対して特定の値を出力する。基本的には、マ
ルチプレクサ５００の選択ロジックは下記の如く要約す
ることができる。即ち、もしマイクロ制御ロジックがマ
イクロシーケンスの最初のサイクルにあり信号ＤＥＴＮ
が論理値１に等しければ、この特定の命令コードに対す
るマイクロシーケンスが誤りを含まないことを示し、従
って制御ストアＲＯＭ４００が選択される。もしマイク
ロ制御ロジックがマイクロシーケンスの最初のサイクル
にあり信号ＤＥＴＮが論理値０に等しければ、１つの誤
りあるいは複数の誤りを含むマイクロシーケンスを示
し、従って第１のロード可能ＲＡＭ４１０が選択され
る。もしＮＥＸＴＡＤＤＲＥＳＳアドレスが第２のロー
ド可能ＲＡＭ４２０における記憶場所を指示するなら
ば、第２のロード可能ＲＡＭ４２０が選択される。最後
に、もし上記の状態のいずれも存在しなければ、制御ス
トアＲＯＭ４００が選択される。
【００２２】先に述べたように、プログラム可能検出回
路９００は、誤りまたは障害を含むマイクロコード・シ
ーケンスと対応するマクロ命令の適法即ち有効な命令コ
ードを検出するため使用される。例示の目的のため、Ｉ
ｎｔｅｌ８０８０マイクロプロセッサのＭＯＶマクロ命
令が、プログラム可能検出回路９００が作動する方法の
事例において使用される。Ｉｎｔｅｌ８０８０のＭＯＶ
マクロ命令は、長さが８ビットであり、３つの個々のフ
ィールドからなっている。即ち、２つのビット（ビット
７および６）からなる命令コード・フィールド、３つの
ビット（ビット５、４、３）からなる宛て先レジスタ・
フィールド、および３つのビット（ビット２、１、０）
からなる宛て先コード・フィールドである。本発明にお
いては、プログラム可能検出回路９００は、特定の命令
コードを検出するように設計され、このため、マクロ命
令の命令コード・フィールドが下記の事例における第１
の関心事となる。機械語においては、ＭＯＶ Ａ，Ｄマ
クロ命令は下記により示される。即ち、 ＭＯＶ Ａ，Ｄ ０１ ０１０ １１１ （１） 式１の最も左側の２つのビットは、ＭＯＶマクロ命令の
命令コードである。前に述べたように、プログラム可能
検出回路９００は、その対応するマイクロコード・シー
ケンスに誤りを持つ命令コードを検出するため使用さ
れ、このため、本例の目的のためには、ＭＯＶ命令に対
するマイクロシーケンスが誤りを含み、プログラム可能
検出回路９００がこの命令コードを検出して、プロセッ
サを別の場所、即ち、図１に示される第１のロード可能
ＲＡＭ４１０あるいは第２のロード可能ＲＡＭ４２０に
含まれる即ち格納された有効なマイクロコード・シーケ
ンスへ向け直すことを仮定する。
路９００は、誤りまたは障害を含むマイクロコード・シ
ーケンスと対応するマクロ命令の適法即ち有効な命令コ
ードを検出するため使用される。例示の目的のため、Ｉ
ｎｔｅｌ８０８０マイクロプロセッサのＭＯＶマクロ命
令が、プログラム可能検出回路９００が作動する方法の
事例において使用される。Ｉｎｔｅｌ８０８０のＭＯＶ
マクロ命令は、長さが８ビットであり、３つの個々のフ
ィールドからなっている。即ち、２つのビット（ビット
７および６）からなる命令コード・フィールド、３つの
ビット（ビット５、４、３）からなる宛て先レジスタ・
フィールド、および３つのビット（ビット２、１、０）
からなる宛て先コード・フィールドである。本発明にお
いては、プログラム可能検出回路９００は、特定の命令
コードを検出するように設計され、このため、マクロ命
令の命令コード・フィールドが下記の事例における第１
の関心事となる。機械語においては、ＭＯＶ Ａ，Ｄマ
クロ命令は下記により示される。即ち、 ＭＯＶ Ａ，Ｄ ０１ ０１０ １１１ （１） 式１の最も左側の２つのビットは、ＭＯＶマクロ命令の
命令コードである。前に述べたように、プログラム可能
検出回路９００は、その対応するマイクロコード・シー
ケンスに誤りを持つ命令コードを検出するため使用さ
れ、このため、本例の目的のためには、ＭＯＶ命令に対
するマイクロシーケンスが誤りを含み、プログラム可能
検出回路９００がこの命令コードを検出して、プロセッ
サを別の場所、即ち、図１に示される第１のロード可能
ＲＡＭ４１０あるいは第２のロード可能ＲＡＭ４２０に
含まれる即ち格納された有効なマイクロコード・シーケ
ンスへ向け直すことを仮定する。
【００２３】次に図２には、本発明のプログラム可能検
出回路９００の概略図が示される。式１で与えられる命
令の最上位ビット即ちビット７は、第１の真のビット線
９０２および第１の相補ビット線９０４を介してプログ
ラム可能検出回路９００へ送られる。第１の真のビット
線９０２および第１の相補ビット線９０４は共に、２重
トランジスタおよびヒューズ回路９０６へ伸びている。
第１の真のビット線９０２は、第１のＮＭＯＳトランジ
スタ９０８のゲートと接続されている。このＮＭＯＳト
ランジスタ９０８のドレーン端子は、ヒューズ９１０を
介して第１の語線９１２に接続され、ソース端子は直接
接地されている。ビット７は略々ゼロボルトＤＣと対応
する論理値０であるため、第１のＮＭＯＳトランジスタ
９０８は遮断領域で作動し、このため語線９１２を略々
５ボルトＤＣ、即ち論理値１のレベルに保持する。この
ことは、ヒューズ９１０がそのままであり、真のビット
線９０２および第１の語線９１２間に回路を完成するこ
とを示唆する。
出回路９００の概略図が示される。式１で与えられる命
令の最上位ビット即ちビット７は、第１の真のビット線
９０２および第１の相補ビット線９０４を介してプログ
ラム可能検出回路９００へ送られる。第１の真のビット
線９０２および第１の相補ビット線９０４は共に、２重
トランジスタおよびヒューズ回路９０６へ伸びている。
第１の真のビット線９０２は、第１のＮＭＯＳトランジ
スタ９０８のゲートと接続されている。このＮＭＯＳト
ランジスタ９０８のドレーン端子は、ヒューズ９１０を
介して第１の語線９１２に接続され、ソース端子は直接
接地されている。ビット７は略々ゼロボルトＤＣと対応
する論理値０であるため、第１のＮＭＯＳトランジスタ
９０８は遮断領域で作動し、このため語線９１２を略々
５ボルトＤＣ、即ち論理値１のレベルに保持する。この
ことは、ヒューズ９１０がそのままであり、真のビット
線９０２および第１の語線９１２間に回路を完成するこ
とを示唆する。
【００２４】本発明のプログラム可能検出回路９００
が、点線ブロック９０７に含まれるＮＯＲ回路により示
される如きＮＯＲゲート・アレイ形態を用いて実現され
たことに注意すべきであり、このため、このＮＯＲゲー
ト・アレイの出力を受取る語線は、特定の命令コードと
関連する誤りが存在しなければ、論理値レベル０にな
る。
が、点線ブロック９０７に含まれるＮＯＲ回路により示
される如きＮＯＲゲート・アレイ形態を用いて実現され
たことに注意すべきであり、このため、このＮＯＲゲー
ト・アレイの出力を受取る語線は、特定の命令コードと
関連する誤りが存在しなければ、論理値レベル０にな
る。
【００２５】本例においては、検出されるべき命令コー
ドは０１であり、今までの所第１の語線９１２は論理値
１のレベルにある。このため、第１の語線９１２は、誤
り条件を示すレベルにセットされる。しかし、前述の如
く、ビット７はまた第１の相補ビット線９０４を介して
プログラム可能検出回路９００へ送られている。第１の
相補ビット線９０４は、インバータ９１４と接続され、
このインバータは入力する信号の論理値を反転する。
ドは０１であり、今までの所第１の語線９１２は論理値
１のレベルにある。このため、第１の語線９１２は、誤
り条件を示すレベルにセットされる。しかし、前述の如
く、ビット７はまた第１の相補ビット線９０４を介して
プログラム可能検出回路９００へ送られている。第１の
相補ビット線９０４は、インバータ９１４と接続され、
このインバータは入力する信号の論理値を反転する。
【００２６】本例においては、ビット７は論理値レベル
が０であるが、インバータ９１４を通った後は論理値レ
ベルが１となり、第２のＮＭＯＳトランジスタ９１６の
ゲート端子に送られるのはこの反転信号である。この第
２のＮＭＯＳトランジスタ９１６のドレーン端子は、ヒ
ューズ９１８を経て第１の語線９１２と接続され、ソー
ス端子は直接接地されている。この第２のＮＭＯＳトラ
ンジスタ９１６のゲートにおける略々５ボルトＤＣと対
応する論理値１のレベルによって、トランジスタ９１６
は、導通領域で作動し、語線９１２を略々０ボルトまで
引張る。プログラム可能検出回路９００が０１の命令コ
ードを検出することが要求されるため、語線９１２を論
理値レベル１即ち略々５ボルトに保持することが必要で
ある。従って、第２のＮＭＯＳトランジスタ９１６が語
線９１２を引下げることを阻止するために、ヒューズ９
１８が切れて開回路を生じなければならない。ヒューズ
９１８が開路すると、ＮＭＯＳトランジスタ９０８が語
線９１２をハイ・レベルに維持するため、語線９１２は
論理値レベル１を維持する。
が０であるが、インバータ９１４を通った後は論理値レ
ベルが１となり、第２のＮＭＯＳトランジスタ９１６の
ゲート端子に送られるのはこの反転信号である。この第
２のＮＭＯＳトランジスタ９１６のドレーン端子は、ヒ
ューズ９１８を経て第１の語線９１２と接続され、ソー
ス端子は直接接地されている。この第２のＮＭＯＳトラ
ンジスタ９１６のゲートにおける略々５ボルトＤＣと対
応する論理値１のレベルによって、トランジスタ９１６
は、導通領域で作動し、語線９１２を略々０ボルトまで
引張る。プログラム可能検出回路９００が０１の命令コ
ードを検出することが要求されるため、語線９１２を論
理値レベル１即ち略々５ボルトに保持することが必要で
ある。従って、第２のＮＭＯＳトランジスタ９１６が語
線９１２を引下げることを阻止するために、ヒューズ９
１８が切れて開回路を生じなければならない。ヒューズ
９１８が開路すると、ＮＭＯＳトランジスタ９０８が語
線９１２をハイ・レベルに維持するため、語線９１２は
論理値レベル１を維持する。
【００２７】式１において与えられる命令の第２のビッ
ト、即ちビット６は、第２の真のビット線９２０および
第２の相補ビット線９２２を介してプログラム可能検出
回路９００へ送られる。第２の真のビット線９２０は、
第３のＮＭＯＳトランジスタ９２４のゲート端子に接続
されている。このＮＭＯＳトランジスタ９２４のドレー
ン端子はまた、ヒューズ９２６を介して第１の語線９１
２に接続され、ソース端子は前のように直接接地されて
いる。ビット６は論理値レベル１にあるため、第３のＮ
ＭＯＳトランジスタ９２４は導通状態にあり、このた
め、語線９１２を論理値０のレベルにさせる。語線９１
２が論理値１レベルにあることが望ましいため、ヒュー
ズ９２６は開回路になって語線９１２がダウン状態にな
ることを阻止するように溶断されねばならない。第２の
相補ビット線９２２は第２のインバータ９２８と接続さ
れ、これも入力する信号の論理値レベルを反転させる。
本例においては、ビット６が論理値１のレベルにある
が、第２のインバータ９２８を通った後は論理値０レベ
ルにあり、この新しい値が第４のＮＭＯＳトランジスタ
９３０のゲート端子に送られる。この第４のＮＭＯＳト
ランジスタ９３０のソース端子は、ヒューズ９３２を介
して第１の語線９１２と接続され、ソース端子は接地さ
れる。このゲートにおける値は論理値０であるため、こ
の第４のＮＭＯＳトランジスタ９３０は遮断領域内で作
動し、これにより語線９１２を略々５ボルト即ち論理値
１に保持する。
ト、即ちビット６は、第２の真のビット線９２０および
第２の相補ビット線９２２を介してプログラム可能検出
回路９００へ送られる。第２の真のビット線９２０は、
第３のＮＭＯＳトランジスタ９２４のゲート端子に接続
されている。このＮＭＯＳトランジスタ９２４のドレー
ン端子はまた、ヒューズ９２６を介して第１の語線９１
２に接続され、ソース端子は前のように直接接地されて
いる。ビット６は論理値レベル１にあるため、第３のＮ
ＭＯＳトランジスタ９２４は導通状態にあり、このた
め、語線９１２を論理値０のレベルにさせる。語線９１
２が論理値１レベルにあることが望ましいため、ヒュー
ズ９２６は開回路になって語線９１２がダウン状態にな
ることを阻止するように溶断されねばならない。第２の
相補ビット線９２２は第２のインバータ９２８と接続さ
れ、これも入力する信号の論理値レベルを反転させる。
本例においては、ビット６が論理値１のレベルにある
が、第２のインバータ９２８を通った後は論理値０レベ
ルにあり、この新しい値が第４のＮＭＯＳトランジスタ
９３０のゲート端子に送られる。この第４のＮＭＯＳト
ランジスタ９３０のソース端子は、ヒューズ９３２を介
して第１の語線９１２と接続され、ソース端子は接地さ
れる。このゲートにおける値は論理値０であるため、こ
の第４のＮＭＯＳトランジスタ９３０は遮断領域内で作
動し、これにより語線９１２を略々５ボルト即ち論理値
１に保持する。
【００２８】ヒューズ９１８およびヒューズ９２６を溶
断することにより、プログラム可能検出回路１００は命
令コード０１の存在を検出するようにプログラムされ
る。命令コード０１の存在は、２つの事象を生起させ
る。生起する第１の事象は、論理値１レベルにありかつ
図１に示されるように第１のロード可能ＲＡＭ４１０と
も接続される前記語線９１２が用いられて誤り状態にあ
るマイクロ命令を置換するマイクロ命令を選択すること
である。基本的には、この語線９１２は、第１のロード
可能ＲＡＭ４１０におけるハードワイヤドアドレス指定
可能点である。生起する第２の事象は、図１に示される
ように、語線上の論理値レベルがＮＯＲゲート９３４を
介してマルチプレクサ選択論理回路８００へ送られるこ
とである。１つの語線のみの場合は、ＮＯＲゲート９３
４は不要となるが、もしシステムが複数の語線を用いて
実現されるならば、ある種の論理値選択回路が必要とな
る。
断することにより、プログラム可能検出回路１００は命
令コード０１の存在を検出するようにプログラムされ
る。命令コード０１の存在は、２つの事象を生起させ
る。生起する第１の事象は、論理値１レベルにありかつ
図１に示されるように第１のロード可能ＲＡＭ４１０と
も接続される前記語線９１２が用いられて誤り状態にあ
るマイクロ命令を置換するマイクロ命令を選択すること
である。基本的には、この語線９１２は、第１のロード
可能ＲＡＭ４１０におけるハードワイヤドアドレス指定
可能点である。生起する第２の事象は、図１に示される
ように、語線上の論理値レベルがＮＯＲゲート９３４を
介してマルチプレクサ選択論理回路８００へ送られるこ
とである。１つの語線のみの場合は、ＮＯＲゲート９３
４は不要となるが、もしシステムが複数の語線を用いて
実現されるならば、ある種の論理値選択回路が必要とな
る。
【００２９】図２に示されるように、各命令ビット回線
が１つの真のビット線および１つの相補ビット線からな
っている複数の命令ビット線を設けることができる。命
令ビット線の数は、長さが２ビットから３２ビットまで
変化し得る特定の命令コードのビット数により決定され
る。個々の命令ビット線は各々、複数の語線に対する２
重トランジスタおよびヒューズ回路の１つと接続されて
いる。各２重回路は、同じ構成要素の要素番号における
プライム表記で示される如く同じものである。語線の数
は、検出される必要がある個々の命令コードの数によっ
て決定される。例えば、もし唯１つの命令コードのみが
前記の事例における如く検出される必要があるならば、
１つの語線９１２のみが必要となるが、２ビットの命令
コードの場合は、４つの異なる命令コードがあり得るた
め、４つの全ての対応するマクロ命令について誤りを生
じる可能性がある。３つまでのマクロ命令を訂正できる
ことを必要とするものとすれば、３つの語線が必要とな
る。前に述べたように、もし１つ以上の語線が必要とさ
れるならば、個々の論理回路が必要とされる。本実施例
においては、論理ＮＯＲゲート９３４が使用された。論
理ＮＯＲゲート９３４は、全ての語線が論理値レベル０
にある時、予め定めた命令コードを検出しないことを示
す論理値１を出力するのみである。もし任意の語線が論
理値レベル１にあるならば、ＮＯＲゲート９３４は、図
１に示されたマルチプレクサ選択論理回路８００に対し
て値が０のＤＥＴＮ信号を出力することになる。
が１つの真のビット線および１つの相補ビット線からな
っている複数の命令ビット線を設けることができる。命
令ビット線の数は、長さが２ビットから３２ビットまで
変化し得る特定の命令コードのビット数により決定され
る。個々の命令ビット線は各々、複数の語線に対する２
重トランジスタおよびヒューズ回路の１つと接続されて
いる。各２重回路は、同じ構成要素の要素番号における
プライム表記で示される如く同じものである。語線の数
は、検出される必要がある個々の命令コードの数によっ
て決定される。例えば、もし唯１つの命令コードのみが
前記の事例における如く検出される必要があるならば、
１つの語線９１２のみが必要となるが、２ビットの命令
コードの場合は、４つの異なる命令コードがあり得るた
め、４つの全ての対応するマクロ命令について誤りを生
じる可能性がある。３つまでのマクロ命令を訂正できる
ことを必要とするものとすれば、３つの語線が必要とな
る。前に述べたように、もし１つ以上の語線が必要とさ
れるならば、個々の論理回路が必要とされる。本実施例
においては、論理ＮＯＲゲート９３４が使用された。論
理ＮＯＲゲート９３４は、全ての語線が論理値レベル０
にある時、予め定めた命令コードを検出しないことを示
す論理値１を出力するのみである。もし任意の語線が論
理値レベル１にあるならば、ＮＯＲゲート９３４は、図
１に示されたマルチプレクサ選択論理回路８００に対し
て値が０のＤＥＴＮ信号を出力することになる。
【００３０】本発明に使用されるプログラム可能検出回
路を実現するために多くの異なる方法を使用することが
できる。本実施例においては、ＮＯＲゲート・アレイ形
態が用いられたが、ＸＯＲまたはＮＡＮＤゲート形態を
用いて実現することも可能である。ＮＯＲゲート形態
は、実際のＮＯＲゲートの使用を意味するものではな
く、図２に示される２重ＮＭＯＳトランジスタおよびヒ
ューズ形態の使用を意味する。基本的には、この形態
は、ＮＯＲロジックの実現を可能にし、これは多重形態
からの任意のビットが論理値１ならば、ゲートの出力は
論理値０となり、さもなければ、出力は論理値１とな
る。図２に示される如きプログラム可能ＮＯＲアレイ
は、ＶＬＳＩにおける実現に最も適するものである。ア
レイにおけるプログラム可能ＮＯＲゲートは、レーザあ
るいは電気的プログラム可能ヒューズにより実現するこ
とができる。プログラム以前は、ＮＯＲゲートからの出
力は常に全てのアドレスに対してローとなる。プログラ
ムされると、適当なヒューズが溶断されて、与えられた
命令コードに対して出力がハイの値へ切換えられる。ア
レイにおける各ＮＯＲゲートは、異なる命令コードに応
答するようにプログラムすることができる。これらのＮ
ＯＲゲート出力はＤＥＴＮ信号を生じるように一緒にＮ
ＯＲされる。アドレス操作により検出及び実行が可能な
命令コードの最大数は、アレイにおけるＮＯＲゲート数
に等しい。
路を実現するために多くの異なる方法を使用することが
できる。本実施例においては、ＮＯＲゲート・アレイ形
態が用いられたが、ＸＯＲまたはＮＡＮＤゲート形態を
用いて実現することも可能である。ＮＯＲゲート形態
は、実際のＮＯＲゲートの使用を意味するものではな
く、図２に示される２重ＮＭＯＳトランジスタおよびヒ
ューズ形態の使用を意味する。基本的には、この形態
は、ＮＯＲロジックの実現を可能にし、これは多重形態
からの任意のビットが論理値１ならば、ゲートの出力は
論理値０となり、さもなければ、出力は論理値１とな
る。図２に示される如きプログラム可能ＮＯＲアレイ
は、ＶＬＳＩにおける実現に最も適するものである。ア
レイにおけるプログラム可能ＮＯＲゲートは、レーザあ
るいは電気的プログラム可能ヒューズにより実現するこ
とができる。プログラム以前は、ＮＯＲゲートからの出
力は常に全てのアドレスに対してローとなる。プログラ
ムされると、適当なヒューズが溶断されて、与えられた
命令コードに対して出力がハイの値へ切換えられる。ア
レイにおける各ＮＯＲゲートは、異なる命令コードに応
答するようにプログラムすることができる。これらのＮ
ＯＲゲート出力はＤＥＴＮ信号を生じるように一緒にＮ
ＯＲされる。アドレス操作により検出及び実行が可能な
命令コードの最大数は、アレイにおけるＮＯＲゲート数
に等しい。
【００３１】本発明についてはその望ましい実施態様に
関して特定的に示し記したが、当業者には、本発明の趣
旨および範囲から逸脱することなく形態および細部にお
ける上記および他の変更が可能であることを理解すべき
である。本発明は頭書の特許請求の範囲によってのみ限
定されるべきものである。
関して特定的に示し記したが、当業者には、本発明の趣
旨および範囲から逸脱することなく形態および細部にお
ける上記および他の変更が可能であることを理解すべき
である。本発明は頭書の特許請求の範囲によってのみ限
定されるべきものである。
【図１】マイクロコード訂正をするための、ＲＯＭに対
する小形のプログラム可能アレイと共に実現されたマイ
クロプログラムされたプロセッサのアーキテクチャを示
すブロック図である。
する小形のプログラム可能アレイと共に実現されたマイ
クロプログラムされたプロセッサのアーキテクチャを示
すブロック図である。
【図２】マイクロコード訂正のためＲＯＭに対する小形
のプログラム可能アレイにより使用されるプログラム可
能検出回路の構成を示す概略回路図である。
のプログラム可能アレイにより使用されるプログラム可
能検出回路の構成を示す概略回路図である。
１００ 命令入力レジスタ ２００ 命令デコーダ ３００ マイクロシーケンサ ４００ 制御ストアＲＯＭ ４１０ 第１のロード可能ＲＡＭ ４２０ 第２のロード可能ＲＡＭ ５００ マルチプレクサ ６００ マイクロ命令レジスタ ７００ 実行ユニット ８００ マルチプレクサ選択論理回路 ９００ プログラム可能検出回路 ９０２ 第１の真のビット線 ９０４ 第１の相補ビット線 ９０６ ２重トランジスタおよびヒューズ回路 ９０８ 第１のＮＭＯＳトランジスタ ９１０ ヒューズ ９１２ 第１の語線 ９１４ インバータ ９１６ 第２のＮＭＯＳトランジスタ ９１８ ヒューズ ９２０ 第２の真のビット線 ９２２ 第２の相補ビット線 ９２４ 第３のＮＭＯＳトランジスタ ９２６ ヒューズ ９２８ 第２のインバータ ９３０ 第４のＮＭＯＳトランジスタ ９３２ ヒューズ ９３４ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジユン・ハーン・チヤン アメリカ合衆国95070、カリフオルニア州 サラトガ、グラスゴウ・コート 13275 番地
Claims (28)
- 【請求項１】 マイクロプログラムされたプロセッサの
制御ストアに含まれる誤りのあるマイクロコードを訂正
するための装置において、 （ａ）前記制御ストアに含まれる、誤りのあるマイクロ
命令を少なくとも１つ有する予め定めたマクロ命令を検
出するプログラム可能検出回路と、 （ｂ）前記予め定めたマクロ命令の検出に応答して前記
プログラム可能検出回路により直接アドレス指定可能な
第１のプログラム可能アレイとを設け、該第１のプログ
ラム可能アレイが前記少なくとも１つの誤りのあるマイ
クロ命令を置換するための少なくとも１つの誤りのない
マイクロ命令を含むことを特徴とする装置。 - 【請求項２】 前記予め定めたマクロ命令の検出に応答
して前記予め定めたマクロ命令の一連のマイクロ命令に
おける１つ以上の誤りのあるマイクロ命令を置換するた
めの、少なくとも１つの誤りのないマイクロ命令を含
む、第２のプログラム可能アレイを更に設けることを特
徴とする請求項１記載の装置。 - 【請求項３】 （ａ）次のアドレス信号を前記第２のプ
ログラム可能アレイへ出力するマイクロシーケンサと、 （ｂ）入力として接続された前記マイクロプログラムさ
れたプロセッサの主制御ストアＲＯＭと、前記第１のプ
ログラム可能アレイと、前記第２のプログラム可能アレ
イの内の１つから出力を選択するマルチプレクサ回路
と、 （ｃ）前記プログラム可能検出回路からの検出信号およ
び前記マイクロシーケンサからの次のアドレス信号に応
答して、前記マルチプレクサ回路を制御するマルチプレ
クサ選択論理回路とを更に設けることを特徴とする請求
項２記載の装置。 - 【請求項４】 前記プログラム可能検出回路が、 （ａ）複数の命令ビット線を設け、該複数のビット線が
それぞれ前記予め定めたマクロ命令の１つのビットを前
記プログラム可能検出回路へ与え、 （ｂ）前記複数の命令ビット線と接続された複数の２重
トランジスタおよびヒューズ回路を設け、該複数の２重
トランジスタおよびヒューズ回路が、予め定めた論理方
式に基いて複数の語線の１つに対して論理レベル電圧を
転送し、 （ｃ）前記複数の語線と接続された論理デバイスを設
け、該論理デバイスは、前記複数の語線の各々における
論理レベル電圧に基いて前記検出信号を論理的に計算
し、該検出信号を前記マルチプレクサ選択論理回路へ送
ることを特徴とする請求項３記載の装置。 - 【請求項５】 前記複数の命令ビット線が、 （ａ）前記予め定めたマクロ命令の１つのビットを前記
プログラム可能検出回路へ送る真の命令ビット線と、 （ｂ）前記予め定めたマクロ命令の１つのビットの相補
的論理値を前記プログラム可能検出回路へ送る相補的命
令ビット線とを含むことを特徴とする請求項４記載の装
置。 - 【請求項６】 前記相補的命令ビット線が論理的インバ
ータ回路を含むことを特徴とする請求項５記載の装置。 - 【請求項７】 前記複数の２重トランジスタおよびヒュ
ーズ回路がそれぞれ、 （ａ）第１の端子において前記真の命令ビット線と接続
され、第２の端子において前記複数の語線の内の１つと
接続され、かつ第３の端子においてグラウンドと接続さ
れた第１のトランジスタと、 （ｂ）第１の端子において前記相補的命令ビット線と接
続され、第２の端子において前記複数の語線の内の１つ
と接続され、かつ第３の端子においてグラウンドと接続
された第２のトランジスタと、を含むことを特徴とする
請求項６記載の装置。 - 【請求項８】 前記複数の２重トランジスタおよびヒュ
ーズ回路がそれぞれ更に、前記第１のトランジスタの前
記第２の端子および前記語線間に接続された第１のヒュ
ーズと、前記第２のトランジスタの前記第２の端子およ
び前記語線間に接続された第２のヒューズとを含むこと
を特徴とする請求項７記載の装置。 - 【請求項９】 前記第１および第２のヒューズが、該第
１および第２のトランジスタおよび前記複数の語線間に
開回路を生じるように、少なくとも１つの誤りのあるマ
イクロ命令を有する前記予め定めたマクロ命令の検出に
応答して、選択的に溶断されることを特徴とする請求項
８記載の装置。 - 【請求項１０】 前記第１および第２のヒューズが、レ
ーザ・プログラム可能ヒューズであることを特徴とする
請求項９記載の装置。 - 【請求項１１】 前記第１および第２のヒューズが、電
気的プログラム可能ヒューズであることを特徴とする請
求項９記載の装置。 - 【請求項１２】 選択的に溶断されるヒューズを備えた
前記２重トランジスタおよびヒューズ回路が、前記予め
定めたマクロ命令に応答して作動するよう構成されるこ
とを特徴とする請求項９記載の装置。 - 【請求項１３】 前記第１および第２のトランジスタが
ＮＭＯＳ型トランジスタであり、該ＮＭＯＳ型トランジ
スタが、論理値１が前記第１の端子に入力される時導通
モードで、また論理値０が前記第１の端子に入力される
時遮断モードで作動するよう構成されることを特徴とす
る請求項１２記載の装置。 - 【請求項１４】 前記複数の語線が論理ゲートに接続さ
れ、該論理ゲートは、前記複数の語線における論理値を
論理的に比較して、前記検出信号を前記マルチプレクサ
選択論理回路に対して出力することを特徴とする請求項
１３記載の装置。 - 【請求項１５】 前記論理ゲートがＮＯＲゲートである
ことを特徴とする請求項１４記載の装置。 - 【請求項１６】 前記複数の語線の少なくとも１つが前
記第１のプログラム可能アレイと接続され、前記複数の
語線の少なくとも１つが前記少なくとも１つの誤りのな
いマイクロ命令を選択することを特徴とする請求項１３
記載の装置。 - 【請求項１７】 前記第１のプログラム可能アレイが、
前記少なくとも１つの誤りのあるマイクロ命令を置換す
るための、前記少なくとも１つの誤りのないマイクロ命
令の第１のマイクロ命令を含む、第１のロード可能なＲ
ＡＭであることを特徴とする請求項１３記載の装置。 - 【請求項１８】 前記第１のロード可能なＲＡＭがダイ
ナミックＲＡＭを用いて構成されることを特徴とする請
求項１７記載の装置。 - 【請求項１９】 前記第１のロード可能なＲＡＭがスタ
ティックＲＡＭを用いて構成されることを特徴とする請
求項１７記載の装置。 - 【請求項２０】 前記第１のロード可能なＲＡＭが電気
的に消去可能なＰＲＯＭを用いて実現されることを特徴
とする請求項１７記載の装置。 - 【請求項２１】 前記第２のプログラム可能アレイが、
前記予め定めたマクロ命令の前記一連のマイクロ命令を
置換するための、前記少なくとも１つの誤りのないマイ
クロ命令を含む、第２のロード可能ＲＡＭであることを
特徴とする請求項１３記載の装置。 - 【請求項２２】 前記第２のロード可能ＲＡＭが、スタ
ティックＲＡＭを用いて構成されることを特徴とする請
求項２１記載の装置。 - 【請求項２３】 前記第２のロード可能ＲＡＭが、電気
的に消去可能なＰＲＯＭを用いて構成されることを特徴
とする請求項２１記載の装置。 - 【請求項２４】 前記第２のロード可能ＲＡＭが、ダイ
ナミックＲＡＭを用いて構成されることを特徴とする請
求項２１記載の装置。 - 【請求項２５】 マイクロプログラムされたプロセッサ
の制御ストアに含まれる誤りのあるマイクロコードを訂
正する方法において、 （ａ）前記制御ストアに含まれる、少なくとも１つの誤
りのあるマイクロ命令を有する予め定めたマクロ命令を
検出し、 （ｂ）前記少なくとも１つの誤りのあるマイクロ命令を
第１のプログラム可能アレイに記憶された少なくとも１
つの誤りのないマイクロ命令で置換するステップを含む
ことを特徴とする方法。 - 【請求項２６】 一連の誤りのあるマイクロ命令を第２
のプログラム可能アレイに記憶された少なくとも１つの
誤りのないマイクロ命令で置換するステップを更に含む
ことを特徴とする請求項２５記載の方法。 - 【請求項２７】 前記検出ステップが、 （ａ）前記予め定めたマクロ命令に応答して論理ゲート
として作動するように複数の２重トランジスタおよびヒ
ューズ回路を選択的にプログラミングし、 （ｂ）前記複数の２重トランジスタおよびヒューズ回路
の出力に応答して前記第１のプログラム可能アレイを直
接アドレス指定するステップを含むことを特徴とする請
求項２６記載の方法。 - 【請求項２８】 前記検出ステップが、 前記複数の２重トランジスタおよびヒューズ回路の出
力、および前記少なくとも１つの誤りのないマイクロ命
令からの次のアドレス信号に応答して、前記第２のプロ
グラム可能アレイをアドレス指定することを含むことを
特徴とする請求項２７記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/561,630 US5212693A (en) | 1990-08-02 | 1990-08-02 | Small programmable array to the on-chip control store for microcode correction |
| US561630 | 1990-08-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0581014A true JPH0581014A (ja) | 1993-04-02 |
| JPH0799498B2 JPH0799498B2 (ja) | 1995-10-25 |
Family
ID=24242767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3151513A Expired - Lifetime JPH0799498B2 (ja) | 1990-08-02 | 1991-06-24 | 誤りのあるマイクロ命令を訂正する装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5212693A (ja) |
| EP (1) | EP0469239A3 (ja) |
| JP (1) | JPH0799498B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2016151774A1 (ja) * | 2015-03-24 | 2016-09-29 | 富士通株式会社 | 情報処理装置、情報処理システムおよび情報処理装置の制御プログラム |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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