JPH0799498B2 - 誤りのあるマイクロ命令を訂正する装置 - Google Patents

誤りのあるマイクロ命令を訂正する装置

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JPH0799498B2
JPH0799498B2 JP3151513A JP15151391A JPH0799498B2 JP H0799498 B2 JPH0799498 B2 JP H0799498B2 JP 3151513 A JP3151513 A JP 3151513A JP 15151391 A JP15151391 A JP 15151391A JP H0799498 B2 JPH0799498 B2 JP H0799498B2
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microinstruction
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error
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プロセッサ命令の実行
に関連した誤りの検出のための回路構成に関し、特に無
効なマイクロコード・シーケンスを有する命令に関連し
た誤りの検出および訂正のための小形のプログラム可能
アレイに関する。
【０００２】
【従来の技術】マイクロプロセッサあるいは一般にプロ
セッサをプログラムするために使用されるプログラミン
グ言語は、通常アセンブラ言語あるいはアセンブリ言語
と呼ばれる。個々のアセンブラ命令はマクロ命令として
参照され、各マクロ命令は通常複数のマイクロ命令から
なっている。マイクロ命令は、マクロプロセッサあるい
はプロセッサが実行しうる基本命令である。マクロ命令
は、マイクロ命令より高レベルの言語であり、典型的に
は実行を完結するのにいくつかの状態を必要とする。特
定のマイクロプロセッサあるいはプロセッサに応じて、
特定のマクロ命令の実行に必要とされるマイクロ命令は
変化する。
【０００３】マイクロプロセッサあるいはプロセッサ・
システムは、基本的には３つの主要モジュール、即ち、
マイクロ制御論理モジュール、制御メモリ論理モジュー
ルおよびデータ経路モジュールからなっている。問題と
なる２つの主要機能領域は、マイクロ制御論理モジュー
ルと制御メモリー論理モジュールである。データ経路モ
ジュールは、システムを介するデータの操作をつかさど
る。マイクロ命令は、制御メモリーに記憶され、纏めて
システム即ちプロセッサのファームウエアと呼ばれる。
各マイクロ命令は、実行されるべき次の順次マイクロ命
令を決定するためにプロセッサ制御フラッグおよびマク
ロ命令の命令コードと関連して使用される１つのフィー
ルドを含む複数のフィールドからなっている。他の主フ
ィールドは、データ経路を制御するために使用される。
マクロ命令の命令コードは、マイクロ制御ロジックによ
り読出されて、次に実行すべきマイクロルーチンを決定
する。
【０００４】高速プロセッサにおいては、制御メモリー
は通常バイポーラＲＯＭおよびＰＲＯＭから構成され、
特定のＲＯＭを置換することにより、マクロ命令セット
全体を変更することができる。従来のプロセッサにおい
ては、ＲＯＭはオンチップ制御ストア（制御メモリー）
を実現するために広く使用される。オフチップ制御スト
アと比較すると、この方法はクリティカルパスにおける
チップ交差を無くし、かつ非常に大きなデータ幅を提供
し、その両者はシステムの高速性能に対して非常に重要
である。ＲＯＭは、スタティックＲＡＭよりも約１０倍
優れた密度を持つ故に選定される。しかし、ＲＯＭは、
製造中のマスク・レベルでのみプログラムすることがで
き、これはシステムの開発段階における主な短所とな
る。単純なマイクロコード誤りが、多くの時間にわたる
全てのシステム開発努力の妨げとなり得る。従って、Ｒ
ＯＭに対してプログラムし直す必要なしに命令の検出お
よび訂正を行えることが望ましい。
【０００５】Ｓａｔｏの米国特許第４，６４４，５３９
号は、制御メモリーに生じる障害あるいは誤りを処理す
るための種々の回路構成について論述している。正しく
ない命令に関連する誤りの検出および訂正のためのこの
ような回路構成の１つは、誤り検出回路、誤り訂正回路
および複数のマイクロ命令をロードされた制御メモリー
を含む。誤り検出回路は、制御メモリーから読み出され
た各マイクロ命令の誤りを検出するためのものであり、
誤り訂正回路は正しいマイクロ命令を得るために誤りを
訂正するためのものである。このような構成により、た
とえ誤り検出回路により誤りが検出されない時でも、各
マイクロ命令は常に制御ストアから誤り検出回路および
誤り訂正回路の両者を通るように送出される。従って、
機械サイクルの増加は避けられない。
【０００６】別の従来の回路構成においては、誤り検出
のみが、誤り検出回路を用いて制御メモリーから読出さ
れた各マイクロ命令毎に常に行われる。誤り訂正回路
は、誤り検出回路により誤りが検出された時にのみ作動
される。このような構成の故に、誤り訂正回路は、制御
ストアの誤りのある部分がアクセスされる毎に各マイク
ロ命令の誤りを訂正する。従って、誤りのある部分から
読出される各マイクロ命令の処理には長い時間がかか
る。このため、制御ストアにハードウエアの誤りが生じ
ると、マイクロ命令の実行の平均時間が長くなる。
【０００７】上記の両方の従来技術の回路構成は、誤り
の発生と同時に誤りの検出のみでなく誤りの訂正をも実
施する。誤り訂正を可能にするため、各マイクロ命令は
誤り訂正コードにより形成されねばならない。誤り検出
のみなら１つ以上のパリティ・ビットを付加することに
より簡単に可能であるが、このような誤り訂正コード
は、当技術分野において周知のようにパリティ・ビット
（単数又は複数の）の数より大きい数の余分な冗長ビッ
トを必要とする。このため、誤りコードの使用は、制御
ストアのビット容量の増加をもたらす。更に、上記の従
来技術の回路構成はいずれもプログラミングの間違いか
ら結果として生じるマイクロコード誤りを訂正すること
ができない。
【０００８】マイクロコードにおける誤りを訂正するた
めの１例はChang等（IBM Tech.Dis.Bul.31.11,1989年4
月発行）に開示されており、これはプログラム可能な命
令検出回路を使用する。命令の実行に関連する誤りが存
在するときは、検出回路はその命令コードを認識するよ
うにプログラムすることができ、この命令は実行されな
い命令として取扱うことができる。ソフトウエアによる
エミュレーションは、命令を実行し問題を迂回するよう
に書くことができる。しかし、このシステムは、改訂さ
れたマイクロコードの正しさを検証することができな
い。
【０００９】特開昭５８−１６３４９号公報は、誤りの
ない命令による障害のある命令の代替を容易にするメモ
リー拡張代替システムを開示している。この公報におい
ては、システムの実現は、命令の特定の演算コードの検
出ではなく、マイクロ命令の特定のアドレスの検出に基
づく。特定のアドレスが検出されると、誤りのないマイ
クロ命令を有するメモリー領域を指示する代替アドレス
が与えられる。マイクロ命令がシステムにより無効化さ
れるとき、タイミングをとる目的のためのノー・オペレ
ーション・サイクルを挿入しなければならない。このノ
ー・オペレーションの状態は、命令の実行の間に生じる
ことがあり、これがシステムの設計およびデバッグを更
に困難にすることがあり得る。
【００１０】特開昭５８−１６３５０号公報もまた、メ
モリー拡張代替システムを開示している。同公報におい
て、障害を持つマイクロ命令の特定のアドレスが一致装
置により検出されると、代替命令が与えられる。基本的
には、ｎ個のマイクロアドレスを訂正するために、検出
回路がｎ個のマイクロアドレスに対する置換アドレスを
検出して生成する。しかし、ｎ個のマイクロ命令の取扱
いが可能なシステムを実現することが容易となるに過ぎ
ず、この場合ｎは検出回路の大きさおよび性能に対する
制限の故に小さな数に限定される。
【００１１】特開昭５９−８５５４５号公報は、システ
ムＲＯＭの内容に対する訂正および処理システムを開示
している。同公報において開示されたシステムは、シス
テム・プログラムを含むシステムＲＯＭにおける誤りの
バイパスを含む技術を提供するが、マイクロコードを含
む制御ストアＲＯＭにおける誤りのバイパスは含まな
い。
【００１２】
【発明の概要】本発明は、マイクロプログラムされたプ
ロセッサの制御ストアに含まれる誤りのあるマイクロコ
ードを訂正するための装置に関するものである。本装置
は、制御ストアに含まれる少なくとも１つの誤りのある
予め定めたマクロ命令を検出するためのプログラム可能
な検出回路と、予め定めたマクロ命令の検出に応答して
前記プログラム可能な検出回路により直接アドレス可能
な第１のプログラム可能アレイとを含む。この第１のプ
ログラム可能アレイは、少なくとも１つの前記誤りのあ
るマイクロ命令と置き換えられる少なくとも１つの誤り
のないマイクロ命令を含む。本装置は更に、マイクロプ
ログラムされたプロセッサのマイクロシーケンサにより
アドレス指定可能な第２のプログラム可能なアレイを含
む。この第２のプログラム可能なアレイは、予め定めた
マクロ命令の一連のマイクロ命令と必要に応じて置き換
えられる少なくとも１つの誤りのないマイクロ命令を含
む。更に、本装置は、特定のマイクロ命令が主制御スト
アＲＯＭ、第１のプログラム可能アレイ、あるいは第２
のプログラム可能アレイのいずれから取り出されるべき
かを決定するマルチプレクサ回路、およびこのマルチプ
レクサを制御するためのマルチプレクサ選択論理回路を
使用する。このマルチプレクサ選択論理回路は、プログ
ラム可能検出回路から検出信号を、またマイクロシーケ
ンサから次のアドレス信号を受取る。
【００１３】本装置のプログラム可能検出回路は、誤り
のある命令の実行により生じる諸問題を回避するため、
中央処理装置チップを、既に存在する命令復号ロジック
に対して追加したものである。基本的には、検出回路を
用いて、誤りのあるマイクロコード・シーケンスを持つ
マクロ命令にたいする命令コードを検出する。このよう
な命令コードの検出と同時に、置換マイクロシーケンス
の最初のマイクロ命令が、ロード可能な制御ストアＲＡ
Ｍである第１のプログラム可能なアレイから取り出され
る。第２のプログラム可能なアレイは、必要に応じて、
マイクロコード・シーケンスの残りのマイクロ命令を格
納するために使用できる第２のロード可能なＲＡＭであ
る。別のＲＡＭに最初の命令を置くことにより、検出回
路は語線を介して記憶ロケーションを直接アドレス指定
することができる。改訂された部分は、主制御ストアＲ
ＯＭ内の残りのマイクロコードと連結されて命令が完結
する。
【００１４】マイクロコード訂正装置は、短いマイクロ
コード・シーケンス、長いマイクロコード・シーケンス
の開始点での誤りおよびマイクロコード・シーケンスの
終了点でのスパースな誤りの有効な訂正を行う。本発明
は、可変長であり得る命令の特定の命令コードを検出す
ることにより多数の誤りの訂正を行う。本発明は、１つ
のＶＬＳＩチップにおいて実現可能であり、このため、
余分な電力消費およびプロセッサ・ボード上の面積をほ
とんど要さない。更に、本発明は、通常の命令復号との
並行処理においてマイクロ命令の検出および訂正を行う
ので、プロセッサのサイクル時間に影響しない。
【００１５】
【実施例】本発明の装置は、マイクロプログラムされた
プロセッサの制御ストアに含まれる誤りのあるマイクロ
コードを訂正するものであり、マイクロプログラムされ
たプロセッサを既存の命令復号ロジックおよびマイクロ
制御ロジックに対して追加したものである。本装置は、
正しくないマイクロコード命令あるいは命令シーケンス
を持つ命令あるいはマクロ命令に対する命令コードを検
出するために使用される。このような命令コードが検出
されると、この命令の最初の制御ワードが小型のロード
可能な制御ストアＲＡＭの関連するエントリ点から取り
出される。正しくないマイクロコード・シーケンスの最
初の部分は、ＲＡＭに記憶されたシーケンス中の最後の
マイクロコード誤りまでを含む、改訂されたマイクロコ
ードで置き換えられる。この改訂された部分は、ＲＯＭ
内の残りのマイクロコードと連結されて命令を完結す
る。この検出プロセスは、命令の復号と並行して生じる
ので、サイクル時間にいかなる影響も与えない。
【００１６】図１は、マイクロコードあるいはマイクロ
命令の訂正のための本発明の装置を備えたマイクロプロ
グラムされたプロセッサのアーキテクチャを示すブロッ
ク図を示す。マイクロプログラム化プロセッサは、３つ
の主な機能要素、即ち、マイクロ制御ロジック・モジュ
ール、制御メモリー・モジュール、およびデータ経路モ
ジュールよりなる。本発明の例示目的のためには、デー
タ経路モジュールおよびこれが提供する諸機能の詳細な
説明を含む必要はないが、マイクロ制御ロジック・モジ
ュールと制御メモリー・モジュール間の相互の関係の詳
細な説明は、本発明の小形のプログラム可能アレイの種
々の機能を例示するのに役立つ。
【００１７】プログラマが入力する命令であるマクロ命
令の通常の実行においては、命令は即時記憶のため命令
入力レジスタ１００に記憶される。特定のマクロ命令の
命令コードは、命令の残りのフィールドから分離され、
他の命令ならびに命令コードを復号する命令デコーダ２
００へ送られる。この命令デコーダ２００は、特定のマ
クロ命令を実行するために用いられるマイクロ命令シー
ケンスの開始アドレスを生成する論理回路である。マイ
クロ命令シーケンスの開始アドレスは、マイクロシーケ
ンスの最初のマイクロ命令のアドレスである。基本的に
は、このアドレスは、特定の情報あるいは使用されるべ
きデータのメモリーにおける単なる物理的ロケーション
である。復号された物理的アドレスは、次にマイクロシ
ーケンサ３００へ送られる。マイクロシーケンサ３００
は、特定のマイクロシーケンスの実行を制御するマイク
ロ制御ロジックの部分である。基本的には、マイクロシ
ーケンサ３００は、マイクロ命令が実行される順序をつ
かさどる。ついで、マイクロシーケンサ３００からの開
始アドレスは、制御ストアＲＯＭ４００へ送られる。こ
の制御ストアＲＯＭ４００は、プロセッサ・システムの
マイクロコード即ちファームウエアの全てを含んでい
る。プロセッサにおいて高い速度を達成するために、制
御ストアは典型的にＲＯＭ技術を用いて実現される。最
初のマイクロ命令である制御ストアＲＯＭ４００の出力
は、マルチプレクサ５００を介してマイクロ命令レジス
タ６００へ送られ、ここでマイクロ命令はマイクロプロ
セッサ（図示せず）の実行ユニット７００の制御のため
使用されるまで記憶される。マルチプレクサ５００の使
用の詳細な説明を次に行う。
【００１８】特定のマイクロシーケンスにおける次のマ
イクロ命令のマイクロアドレスである次アドレス信号即
ちＮＥＸＴＡＤＤＲＥＳＳが各マイクロ命令の一部とし
て含まれる。このＮＥＸＴＡＤＤＲＥＳＳは、マイクロ
命令レジスタ６００から出力され、マイクロシーケンサ
３００に対して、またマルチプレクサ５００の動作を制
御するために使用されるマルチプレクサ選択論理回路８
００に対してフィードバックされる。通常の動作では、
即ちこのサイクル内で例外ケースが検出されない場合に
は、マイクロシーケンサ３００は再びマイクロシーケン
スにおける次のマイクロ命令のアドレスを制御ストアＲ
ＯＭ４００へ送り、ここで指定されたマイクロ命令が取
り出され、マルチプレクサ５００を介してマイクロ命令
レジスタ６００へ送られる。これは、特定のマクロ命令
に対するマイクロシーケンスが終わるまで継続する反復
ループ・タイプのプロセスである。
【００１９】マクロ命令の命令コードが特定のマイクロ
命令における既知の誤りあるいはマイクロシーケンス全
体における誤りに対応するとき、プログラム可能検出回
路９００はこの特定の命令コードの存在を検出し、誤り
検出信号Ｄｅｔｅｃｔ Ｎｏｔ（ＤＥＴＮ）をマルチプ
レクサ選択論理回路８００に与える。更に、プログラム
可能検出回路９００は、制御ストアＲＯＭ４００に記憶
された誤りのあるマイクロ命令と置き換えられるべきマ
イクロ命令を選択するための、第１の小型のロード可能
ＲＡＭアレイ４１０に対する語線デコーダとして使用さ
れる。ロード可能ＲＡＭは、マイクロシステムの入出力
装置からロードすることができるＲＡＭであり、スタテ
ィックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲ
ＡＭ）あるいは電気的消去可能ＰＲＯＭ（ＥＥＰＲＯ
Ｍ）を含む種々の手法で実現することができる。基本的
には、第１のロード可能ＲＡＭ４１０は、新しいマイク
ロシーケンスの最初のマイクロ命令を含む。この新しい
マイクロ命令は、第１のローだ可能ＲＡＭ４１０から取
り出され、マルチプレクサ５００を介してマイクロ命令
レジスタ６００へ送られる。プログラム可能検出回路９
００が誤り検出信号ＤＥＴＮをマルチプレクサ選択回路
８００へ送るので、第１のロード可能ＲＡＭ４１０の内
容は、通常全てのマイクロコードを含む制御ストアＲＯ
Ｍ４００のに対立するものとして使用される。この検出
および訂正プロセスは、命令の復号と並列して行われる
ので、プロセッサあるいはマイクロプロセッサのサイク
ル時間に影響を与えない。
【００２０】マイクロ命令レジスタ６００から出力され
たこの新しいマイクロ命令のＮＥＸＴＡＤＤＲＥＳＳ
は、マイクロシーケンサ３００へ入力される。マイクロ
シーケンサ３００は、本システムのマイクロ制御ロジッ
クの一部であり、実行されるべき次のマイクロ命令の制
御ストア・アドレスを選択することをつかさどる。マイ
クロシーケンサ３００は、基本的には、そのときのマク
ロ命令、プロセッサの状態および前のマクロ命令を含む
幾つかの要因に基づいてマイクロ命令が実行される順序
を決定する状態マシンである。これらの要因に基づい
て、マイクロシーケンサ３００は制御ストアＲＯＭ４０
０あるいは第２のロード可能ＲＡＭ４２０と対応するア
ドレスを出力する。もし前のマイクロ命令が第２のロー
ド可能ＲＡＭ４２０と対応するＮＥＸＴＡＤＤＲＥＳＳ
を持つなら、マイクロシーケンサは第２のロード可能Ｒ
ＡＭ内のロケーションと対応するマイクロアドレスを出
力する。この第２のロード可能ＲＡＭ４２０は、新しい
マイクロシーケンスの残りのマイクロ命令が格納される
場所である。従って、新しいマイクロシーケンスにおけ
る次のマイクロ命令は第２のロード可能ＲＡＭから取り
出されることになる。この場合も、マルチプレクサ選択
論理回路８００がこの特定の記憶装置の選択をつかさど
る。第２のロード可能ＲＡＭ４２０からのマイクロ命令
のこのような取り出しおよび使用のプロセスは、制御ス
トアＲＯＭ４００に格納された元のマイクロシーケンス
の最後のマイクロコード誤りに達するまで継続する。第
２のロード可能ＲＡＭ４２０におけるこの最後のマイク
ロ命令のＮＥＸＴＡＤＤＲＥＳＳは、元の制御ストアＲ
ＯＭ４００を再び指示する。この最後のマイクロ命令が
元の制御ストアＲＯＭ４００を指示するので、マイクロ
コードの改訂された部分は、制御ストアＲＯＭ４００内
の残りのマイクロコードと連結されて特定のマクロ命令
を完結する。
【００２１】マルチプレクサ５００は、どの記憶装置即
ち制御ストアＲＯＭ４００、第１のロード可能ＲＡＭ４
１０および第２のロード可能ＲＡＭ４２０のいづれから
マイクロ命令あるいはマイクロシーケンスが取り出され
るかを決定するために使用される。記憶装置の３つの選
択肢があるので、３対１のマルチプレクサが用いられ
る。マルチプレクサ５００に対する選択信号は、マルチ
プレクサ選択回路８００により与えられる。このマルチ
プレクサ選択回路８００は、２つの入力、即ちＤｅｔｅ
ｃｔ Ｎｏｔ信号ＤＥＴＮおよびマイクロ命令レジスタ
６００２より与えられるＮＥＸＴＡＤＤＲＥＳＳ信号に
基く選択信号に対して特定の値を出力する。基本的に
は、マルチプレクサ５００の選択ロジックは下記の如く
要約することができる。即ち、もしマイクロ制御ロジッ
クがマイクロシーケンスの最初のサイクルにあり信号Ｄ
ＥＴＮが論理値１に等しければ、この特定の命令コード
に対するマイクロシーケンスが誤りを含まないことを示
し、従って制御ストアＲＯＭ４００が選択される。もし
マイクロ制御ロジックがマイクロシーケンスの最初のサ
イクルにあり信号ＤＥＴＮが論理値０に等しければ、１
つの誤りあるいは複数の誤りを含むマイクロシーケンス
を示し、従って第１のロード可能ＲＡＭ４１０が選択さ
れる。もしＮＥＸＴＡＤＤＲＥＳＳが第２のロード可能
ＲＡＭ４２０における記憶ロケーションを指示するな
ら、第２のロード可能ＲＡＭ４２０が選択される。最後
に、もし上記状態のいずれもが存在しなければ、制御ス
トアＲＯＭ４００が選択される。
【００２２】先に述べたように、プログラム可能検出回
路９００は、誤り又は障害を含むマイクロコード・シー
ケンスと対応するマクロ命令の適法な即ち有効な命令コ
ードを検出するために使用される。例示のために、Ｉｎ
ｔｅｌ ８０８０マイクロプロセッサのＭＯＶマクロ命
令が、プログラム可能検出回路に対して使用される。Ｉ
ｎｔｅｌ ８０８０のＭＯＶマクロ命令は、８ビット長
であり、３つのフィールドを含む。即ち、２つのビット
（ビット７および６）からなる命令コード・フィール
ド、３つのビット（ビット５、４、３）からなるアドレ
ス・レジスタ・フィールド、および３つのビット（ビッ
ト２、１、０）からなるアドレス・コード・フィールド
である。本発明においては、プログラム可能検出回路９
００は、特定の命令コードを検出するように設計され、
このため、マクロ命令の命令コード・フィールドが第１
の関心事となる。機械語においては、ＭＯＶ Ａ，Ｄマ
クロ命令は下記により示される。即ち、 ＭＯＶ Ａ，Ｄ ０１ ０１０ １１１ （１） 式（１）の最も左側の２つのビットは、ＭＯＶマクロ命
令の命令コードである。前に述べたように、プログラム
可能検出回路９００は、その対応するマイクロコード・
シーケンスに誤りを持つ命令コードを検出するために使
用される。説明のため、ＭＯＶ命令に対するマイクロシ
ーケンスが誤りを含み、プログラム可能検出回路９００
がこの命令コードを検出して、プロセッサを別のロケー
ション、即ち図１に示す第１のロード可能ＲＡＭ４１０
あるいは第２のロード可能ＲＡＭ４２０に含まれる有効
なマイクロコード・シーケンスへ向けなおすものと仮定
する。
【００２３】次に、図２には本発明のプログラム可能検
出回路９００の概略図が示される。式（１）で与えられ
る命令の最上位ビット即ちビット７は、第１の真ビット
線９０２および第２の補ビット線９０４を介してプログ
ラム可能検出回路９００へ送られる。第１の真ビット線
９０２および第１の補ビット線９０４はともに、２重ト
ランジスタおよびヒューズ回路９０６へ延びている。第
１の真ビット線９０２は、第１のＮＭＯＳトランジスタ
９０８のゲートに接続されている。このＮＭＯＳトラン
ジスタ９０８のドレーン端子は、ヒューズ９１０を介し
て第１の語線９１２に接続され、ソース端子は直接接地
されている。ビット７はほぼＤＣ０ボルトに対応する論
理値０であるため、第１のＮＭＯＳトランジスタ９０８
は遮断領域で動作し、このため語線９１２をほぼＤＣ５
ボルト、即ち論理値１のレベルに保持する。このこと
は、ヒューズ９１０がそのままであり、真ビット線９０
２および第１の語線９１２間に回路を完成することを意
味する。
【００２４】本発明のプログラム可能検出回路９００
が、点線ブロック９０７に含まれるＮＯＲ回路により示
されるごときＮＯＲゲート・アレイ形態で実現される。
このため、このＮＯＲゲート・アレイの出力を受け取る
語線は、特定の命令コードに関連する誤りが存在しなけ
れば、論理値レベル０になる。
【００２５】本例においては、検出されるべき命令コー
ドは０１であり、今までのところ第１の語線９１２は論
理値１のレベルにある。このため、第１の語線９１２は
誤り条件を示すレベルにセットされる。しかし、前述の
如く、ビット７はまた第１の補ビット線９０４を介して
プログラム可能検出回路９００へ送られる。第１の補ビ
ット線９０４は、インバータ９１４と接続され、このイ
ンバータは入力する信号の論理値を反転する。
【００２６】本例においては、ビット７は論理値レベル
が０であるが、インバータ９１４を通った後は論理値レ
ベルが１となり、第２のＮＭＯＳトランジスタ９１６の
ゲート端子に送られるのはこの反転信号である。この第
２のＮＭＯＳトランジスタ９１６のドレーン端子は、ヒ
ューズ９１８を経て第１の語線９１２と接続され、ソー
ス端子は直接接地されている。この第２のＮＭＯＳトラ
ンジスタ９１６のゲートにおけるほぼＤＣ５ボルトに対
応する論理値１のレベルによって、トランジスタ９１６
は導通領域で動作し、語線９１２をほぼ０ボルトまで引
き下げる。プログラム可能検出回路９００が０１の命令
コードを検出することが要求されるため、語線９１２を
論理値レベル１即ちほぼＤＣ５ボルトの保持することが
必要である。従って、第２のＮＭＯＳトランジスタ９１
６が語線９１２を引き下げることを阻止するために、ヒ
ューズ９１８が切れて開回路を生じなければならない。
ヒューズ９１８が開路すると、ＮＭＯＳトランジスタ９
０８が語線９１２をハイ・レベルに維持するため、語線
９１２は論理値レベル１を維持する。
【００２７】式（１）において与えられる命令の第２の
ビット、即ちビット６は、第２の真ビット線９２０およ
び第２の補ビット線９２２を介してプログラム可能検出
回路９００へ送られる。第２の真ビット線９２０は、第
３のＮＭＯＳトランジスタ９２４のゲート端子に接続さ
れている。このＮＭＯＳトランジスタ９２４のドレーン
端子はヒューズ９２６を介して第１の語線９１２に接続
され、ソース端子は前のように直接接地されている。ビ
ット６は論理値レベル１にあるため、第３のＮＭＯＳト
ランジスタ９２４は導通状態にあり、このため、語線９
１２を論理値０のレベルにする。語線９１２が論理値１
レベルにあることが望ましいため、ヒューズ９２６は開
回路になって語線９１２がダウン状態になるのを阻止す
るように溶断されなければならない。第２の補ビット線
９２２は第２のインバータ９２８に接続され、これも入
力する信号の論理値レベルを反転させる。本例において
は、ビット６が論理値１のレベルにあるが、第２のイン
バータ９２８を通った後は論理値０レベルにあり、この
新しい値が第４のＮＭＯＳトランジスタ９３０のゲート
端子に送られる。この第４のＮＭＯＳトランジスタ９３
０のソース端子は、ヒューズ９３２を介して第１の語線
９１２に接続され、ソース端子は接地される。このゲー
トにおける値は論理値０であるため、この第４のＮＭＯ
Ｓトランジスタ９３０は遮断領域内で作動し、これによ
り語線９１２を略々５ボルト即ち論理値１に保持する。
【００２８】ヒューズ９１８およびヒューズ９２６を溶
断することにより、プログラム可能検出回路１００は命
令コード０１の存在を検出するようにプログラムされ
る。命令コード０１の存在は２つの事象を生起させる。
生起する第１の事象は、論理値１レベルにあり且つ図１
に示されるように第１のロード可能ＲＡＭ４１０にも接
続された前記語線９１２が用いられて誤り状態にあるマ
イクロ命令と置き換えられるべきマイクロ命令を選択す
ることである。基本的には、この語線９１２は、第１の
ロード可能ＲＡＭ４１０におけるハードワイヤード・ア
ドレス指定可能点である。生起する第２の事象は、図１
に示されるように、語線上の論理値レベルがＮＯＲゲー
ト９３４を介してマルチプレクサ選択回路８００へ送ら
れることである。１つの語線のみの場合は、ＮＯＲゲー
ト９３４は不要であるが、システムが複数の語線を用い
て構成される場合は何らかの論理値選択回路が必要にな
る。
【００２９】図２に示すように、各命令ビット回線が１
つの真ビット線および１つの補ビット線からなる複数の
命令ビット線を設けることができる。命令ビット線の数
は、２ビット長から３２ビット長まで変化しうる特定の
命令コードのビット数により決定される。個々の命令ビ
ット線は各々複数の語線に対する２重トランジスタおよ
びヒューズ回路の１つに接続されている。各２重回路は
同じものであり、同一構成要素には同一番号がダッシュ
を付して示されている。語線の数は、検出されるべき個
々の命令コードの数によって決まる。例えば、唯１つの
命令コードのみが前記の事例における如く検出される必
要があるならば、１つの語線９１２のみが必要となる
が、２ビットの命令コードの場合は、４つの異なる命令
コードがあり得るため、４つの全ての対応するマクロ命
令について誤りを生じる可能性がある。３つまでのマク
ロ命令を訂正する必要がある場合、３つの語線が必要で
ある。前に述べたように、２つ以上の語線が必要な場
合、個々の論理回路が必要になる。本実施例において
は、論理ＮＯＲゲート９３４を用いる。論理ＮＯＲゲー
ト９３４は、全ての五千ガロン理値レベル０にあると
き、予め定めた命令コードを検出しないことを示す論理
値１を出力するだけである。いずれかの語線が論理値レ
ベル１にあると、ＮＯＲゲート９３４は図１に示すマル
チプレクサ選択論理回路８００に対して値０のＤＥＴＮ
信号を出力する。
【００３０】本発明に使用されるプログラム可能検出回
路を実現するために多くの異なる方法を使用することが
できる。本実施例においては、ＮＯＲゲート・アレイの
形態を用いたが、ＸＯＲまたはＮＡＮＤゲートの形態を
用いて実現することもできる。ＮＯＲゲートの形態は、
実際のＮＯＲゲートの使用を意味するものではなく、図
２に示す２重ＮＭＯＳトランジスタおよびヒューズ形態
の使用を意味する。基本的には、この形態は、ＮＯＲロ
ジックの実現を可能にし、多重形態からの任意のビット
が論理値１なら、ゲートの出力は論理値０になり、さも
なければ、出力は論理値１になる。図２に示すごときプ
ログラム可能ＮＯＲアレイは、ＶＬＳＩで実現するのに
最も適する。アレイにおけるプログラム可能ＮＯＲゲー
トは、レーザあるいは電気的プログラム可能ヒューズに
より実現することができる。プログラム以前は、ＮＯＲ
ゲートからの出力は常に全てのアドレスに対してローと
なる。プログラムされると、適当なヒューズが溶断され
て、与えられた命令コードの対して出力がハイに切り替
えられる。アレイ内の各ＮＯＲゲートは、異なる命令コ
ードに応答するようにプログラムすることができる。こ
れらのＮＯＲゲートの出力はＤＥＴＮ信号を生じるよう
に一緒にＮＯＲされる。アドレス操作により検出および
実行が可能な命令コードの最大数は、アレイに内のＮＯ
Ｒゲート数に等しい。
【００３１】本発明についてはその望ましい実施態様に
関して詳細に示したが、当業者には、本発明の趣旨およ
び範囲から逸脱することなく形態および細部における他
の変更が可能であることを理解すべきである。本発明は
頭書の特許請求の範囲によってのみ限定されるべきもの
である。
【図面の簡単な説明】
【図１】マイクロコード訂正をするための、ＲＯＭに対
する小形のプログラム可能アレイと共に実現されたマイ
クロプログラムされたプロセッサのアーキテクチャを示
すブロック図である。
【図２】マイクロコード訂正のためＲＯＭに対する小形
のプログラム可能アレイにより使用されるプログラム可
能検出回路の構成を示す概略回路図である。
【符号の説明】
１００ 命令入力レジスタ ２００ 命令デコーダ ３００ マイクロシーケンサ ４００ 制御ストアＲＯＭ ４１０ 第１のロード可能ＲＡＭ ４２０ 第２のロード可能ＲＡＭ ５００ マルチプレクサ ６００ マイクロ命令レジスタ ７００ 実行ユニット ８００ マルチプレクサ選択論理回路 ９００ プログラム可能検出回路 ９０２ 第１の真のビット線 ９０４ 第１の相補ビット線 ９０６ ２重トランジスタおよびヒューズ回路 ９０８ 第１のＮＭＯＳトランジスタ ９１０ ヒューズ ９１２ 第１の語線 ９１４ インバータ ９１６ 第２のＮＭＯＳトランジスタ ９１８ ヒューズ ９２０ 第２の真のビット線 ９２２ 第２の相補ビット線 ９２４ 第３のＮＭＯＳトランジスタ ９２６ ヒューズ ９２８ 第２のインバータ ９３０ 第４のＮＭＯＳトランジスタ ９３２ ヒューズ ９３４ ＮＯＲゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジュン・ハーン・チャン アメリカ合衆国95070、カリフォルニア州 サラトガ、グラスゴウ・コート 13275 番地 (56)参考文献 特開 昭51−121230（ＪＰ，Ａ) 特開 昭64−54533（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 マクロ命令を受け取るレジスタと、マク
    ロ命令に関連したマイクロ命令を貯蔵し出力する制御ス
    トア・メモリと、次に実行されるべきマイクロ命令をア
    ドレス指定するために次アドレス信号を発生するマイク
    ロシーケンサとを有するマイクロプロセッサシステムに
    おいて前記制御ストア・メモリ内に含まれる誤りのある
    マイクロ命令を訂正するための装置であって、 前記レジスタに結合され、誤りのあるマイクロ命令を有
    することが予めわかっているマクロ命令を検出するよう
    にプログラムされており、前記マクロ命令の検出に応答
    してデコーダ信号と検出信号を出力するプログラム可能
    な検出回路と、 第１の無誤りのマイクロ命令を貯蔵するようにプログラ
    ムされ、前記デコーダ信号の受信に応答して前記第１の
    無誤りマイクロ命令を処理のために出力する第１のプロ
    グラム可能なメモリ・アレイと、 前記制御ストアに貯蔵された前記誤りのあるマイクロ命
    令に対応する無誤りのマイクロ命令を貯蔵するようにプ
    ログラムされ、前記次アドレス信号の受信に応答して無
    誤りのマイクロ命令を出力する第２のプログラム可能な
    メモリ・アレイと、 前記制御ストア・メモリ、前記第１のプログラム可能な
    メモリ・アレイ及び前記第２のプログラム可能なメモリ
    ・アレイの１つから出力を選択するマルチプレクサ回路
    と、 前記プログラム可能な検出回路からの検出信号及び前記
    マイクロシーケンサからの次アドレスに応答して前記マ
    ルチプレクサ回路を制御するマルチプレクサ選択論理回
    路とよりなり、 前記プログラム可能な検出回路は、 前記マクロ命令の１ビットを前記プログラム可能な検出
    回路にそれぞれ供給する複数の命令線と、 所定の論理状態に応じて複数のワード線の１つに論理レ
    ベル電圧を転送するよう前記命令ビット線に接続された
    転送回路と、 前記複数のワード線に接続され前記ワード線の各々上の
    論理レベル電圧に応じて前記検出信号を論理的に計算
    し、該検出信号を前記マルチプレクサ選択論理回路に転
    送する論理回路とを含む、 誤りのあるマイクロ命令を訂正する装置。
JP3151513A 1990-08-02 1991-06-24 誤りのあるマイクロ命令を訂正する装置 Expired - Lifetime JPH0799498B2 (ja)

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