JPH0581068B2 - - Google Patents
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- Publication number
- JPH0581068B2 JPH0581068B2 JP61148286A JP14828686A JPH0581068B2 JP H0581068 B2 JPH0581068 B2 JP H0581068B2 JP 61148286 A JP61148286 A JP 61148286A JP 14828686 A JP14828686 A JP 14828686A JP H0581068 B2 JPH0581068 B2 JP H0581068B2
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- JP
- Japan
- Prior art keywords
- melting point
- high melting
- gate electrode
- heat
- metals
- Prior art date
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- Expired - Lifetime
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は化合物半導体を用いて半導体装置に関
するもので、特にそのシヨツトキー電極部に関す
るものである。
するもので、特にそのシヨツトキー電極部に関す
るものである。
〔従来技術〕
高融点金属をゲート材料に使用し、自己整合法
によつて作製されるヒ化ガリウム（GaAs）
MESFETには、該ゲート材料としてこれまで各
種の高融点材料が試みられてきた。一例として高
融点金属シリサイドを使用することにより比較的
良好な特性が得られることが知られている（たと
えば特開昭57−113289参照）。
によつて作製されるヒ化ガリウム（GaAs）
MESFETには、該ゲート材料としてこれまで各
種の高融点材料が試みられてきた。一例として高
融点金属シリサイドを使用することにより比較的
良好な特性が得られることが知られている（たと
えば特開昭57−113289参照）。
従来は各種金属或いは金属シリサイドを用いた
ゲート電極中の微量の不純物は特に問題とされて
いない。即ち、高温（約800℃）加熱工程での微
量のガリウム（Ga）或いはヒ素（As）のゲート
電極中への拡散は無視されている。しかしなが
ら、ゲート電極下に形成されるｎチヤネル層の厚
さが〜100nm以下と薄くなつた場合、Ga或いは
Asのゲート電極中への拡散に伴なうしきい電圧
の変動等の素子特性への悪影響が無視できなくな
つて来た。
ゲート電極中の微量の不純物は特に問題とされて
いない。即ち、高温（約800℃）加熱工程での微
量のガリウム（Ga）或いはヒ素（As）のゲート
電極中への拡散は無視されている。しかしなが
ら、ゲート電極下に形成されるｎチヤネル層の厚
さが〜100nm以下と薄くなつた場合、Ga或いは
Asのゲート電極中への拡散に伴なうしきい電圧
の変動等の素子特性への悪影響が無視できなくな
つて来た。
本発明の目的は化合物半導体装置の製造工程
中、高温熱処理を経ても、当該装置の特性に大き
な影響をおよぼさないために有効なゲート電極の
構成を提供するものである。
中、高温熱処理を経ても、当該装置の特性に大き
な影響をおよぼさないために有効なゲート電極の
構成を提供するものである。
〔問題点を解決するための手段〕
ゲート電極用の材料としては(1)タングステン
（Ｗ）、モリブデン（Mo）、タンタル（Ta）、チタ
ン（Ti）、レニウム（Re）等の耐熱性金属、(2)前
記金属の合金、(3)前記金属或いは前記金属の合金
の各シリサイド、(4)前記金属或いは前記金属の合
金の各窒化物、等の高融点材料が好適である。
（Ｗ）、モリブデン（Mo）、タンタル（Ta）、チタ
ン（Ti）、レニウム（Re）等の耐熱性金属、(2)前
記金属の合金、(3)前記金属或いは前記金属の合金
の各シリサイド、(4)前記金属或いは前記金属の合
金の各窒化物、等の高融点材料が好適である。
上記ゲート電極用材料へのガリウム（Ga）、ヒ
素（As）、或いはこれらの両者を添加する場合、
添加量は材料の種類、膜質等に依存するが、各材
料に対するGa，Asの溶解度程度以上が好適であ
る。溶解度以上に添加された場合、余分のGaや
Asは結晶粒界などの欠陥に析出し、該欠陥を経
路とする拡散を抑制する。ゲート電極として用い
る目的から原子数％で0.1％程度が限界である。
素（As）、或いはこれらの両者を添加する場合、
添加量は材料の種類、膜質等に依存するが、各材
料に対するGa，Asの溶解度程度以上が好適であ
る。溶解度以上に添加された場合、余分のGaや
Asは結晶粒界などの欠陥に析出し、該欠陥を経
路とする拡散を抑制する。ゲート電極として用い
る目的から原子数％で0.1％程度が限界である。
上述した高融点材料とした場合の製造方法は通
常、スパツタ堆積法を用いる。この場合、Gaや
Asをあらかじめ母体となる材料に添加しておく。
常、スパツタ堆積法を用いる。この場合、Gaや
Asをあらかじめ母体となる材料に添加しておく。
またGaやAsの添加は、ヒ化ガリウム
（GaAs）、窒化ガリウム（GaN）等のターゲツト
を使用し、他の材料と同時或いは交互スパツタ堆
積を行つてもよい。その他、真空蒸着法等をも用
いることが出来る。この場合、GaやAsをゲート
材料蒸着時に、同時に蒸着すればよい。この方法
は、GaやAsの添加量を制御し易い利点がある。
（GaAs）、窒化ガリウム（GaN）等のターゲツト
を使用し、他の材料と同時或いは交互スパツタ堆
積を行つてもよい。その他、真空蒸着法等をも用
いることが出来る。この場合、GaやAsをゲート
材料蒸着時に、同時に蒸着すればよい。この方法
は、GaやAsの添加量を制御し易い利点がある。
本発明の前提となる問題点として述べたGa或
いはAsのゲート電極材料への拡散は、半導体基
板と当該ゲート電極材料中のGa或いはAsの化学
ポテンシヤルの差が駆動力として発生する。本発
明はゲート電極材料中にGa，Asをあらかじめ添
加しておき、前述の駆動力を低減せしめることに
より、GaやAsの拡散を抑制し得る。
いはAsのゲート電極材料への拡散は、半導体基
板と当該ゲート電極材料中のGa或いはAsの化学
ポテンシヤルの差が駆動力として発生する。本発
明はゲート電極材料中にGa，Asをあらかじめ添
加しておき、前述の駆動力を低減せしめることに
より、GaやAsの拡散を抑制し得る。
実施例 １
第１図をもとに本発明の第１の実施例を説明す
る。半絶縁性GaAs基板１に膜厚50nmのSiO2膜
を全面に堆積し、しかる後にこのSiO2膜を通し
て加速電圧75kVでSiイオンを所定個所に５×
1012cm-2の濃度で注入することにより、第１図ａ
に示すように能動層２を形成する。次いで該
SiO2膜を除去した後に第１図ｂに示すようにゲ
ート電極材料３′を堆積する。ここではGa，As
の添加されたＷターゲツトとSiターゲツトを使用
し、スパツタ法により同時或いは交互スパツタ
し、Ga，Asの添加されたタングステンシリサイ
ドを堆積する。Ｗターゲツト中のGa，Asの濃度
は、数10ppmから数万ppmとする。また膜厚は約
300nmとする。次いで該ゲート電極材料を所定の
パターン３に加工し、更に該ゲート電極３をマス
クにしてSiイオンを打込み、第１図ｃに示すよう
にオーミツク電極用低抵抗層４を形成する。次い
で第１図ｄのようにアニール用キヤツプ膜として
膜厚約200nmのSiO2膜５を被着し、800℃、20分
のアニールによつて打込まれたSiの活性化を行な
つた後、第１図ｅのようにオーミツク電極６を形
成する。こうしてGaAsMESFETが完成する。
る。半絶縁性GaAs基板１に膜厚50nmのSiO2膜
を全面に堆積し、しかる後にこのSiO2膜を通し
て加速電圧75kVでSiイオンを所定個所に５×
1012cm-2の濃度で注入することにより、第１図ａ
に示すように能動層２を形成する。次いで該
SiO2膜を除去した後に第１図ｂに示すようにゲ
ート電極材料３′を堆積する。ここではGa，As
の添加されたＷターゲツトとSiターゲツトを使用
し、スパツタ法により同時或いは交互スパツタ
し、Ga，Asの添加されたタングステンシリサイ
ドを堆積する。Ｗターゲツト中のGa，Asの濃度
は、数10ppmから数万ppmとする。また膜厚は約
300nmとする。次いで該ゲート電極材料を所定の
パターン３に加工し、更に該ゲート電極３をマス
クにしてSiイオンを打込み、第１図ｃに示すよう
にオーミツク電極用低抵抗層４を形成する。次い
で第１図ｄのようにアニール用キヤツプ膜として
膜厚約200nmのSiO2膜５を被着し、800℃、20分
のアニールによつて打込まれたSiの活性化を行な
つた後、第１図ｅのようにオーミツク電極６を形
成する。こうしてGaAsMESFETが完成する。
ゲート電極にGa或にはAsの添加を行なわなか
つた場合、FETのＫ値（Conductance定数）は
1.2（ゲート長1μm）にとどまつたのに対し、本実
施例によるFETでは、Ｋ値は1.4に向上した。
つた場合、FETのＫ値（Conductance定数）は
1.2（ゲート長1μm）にとどまつたのに対し、本実
施例によるFETでは、Ｋ値は1.4に向上した。
また、ここでは、ゲート電極材料にタングステ
ンシリサイドおよびタングステンを使用した場合
について説明したが、このほか、前述した耐熱性
金属をはじめチタンシリサイド、タンタルシリサ
イド、モリブデンシリサイド、さらに、Ti，
Ta，Ｗ，Moの合金のシリサイド、たとえば、チ
タン―タングステン シリサイド、タンタル―タ
ングステン シリサイド等を使用した場合、さら
には前記高融点金属や合金の窒化物（たとえばタ
ングステン・ナイトライド、モリブデン・ナイト
ライド）を使用した場合にも同様の効果が得られ
る。
ンシリサイドおよびタングステンを使用した場合
について説明したが、このほか、前述した耐熱性
金属をはじめチタンシリサイド、タンタルシリサ
イド、モリブデンシリサイド、さらに、Ti，
Ta，Ｗ，Moの合金のシリサイド、たとえば、チ
タン―タングステン シリサイド、タンタル―タ
ングステン シリサイド等を使用した場合、さら
には前記高融点金属や合金の窒化物（たとえばタ
ングステン・ナイトライド、モリブデン・ナイト
ライド）を使用した場合にも同様の効果が得られ
る。
実施例 ２
先の実施例中のゲート電極材料としてGaを添
加したタングステンを使用する。Gaの添加は、
Ｗターゲツト中にあらかじめGaをドープしてお
き、該ターゲツトを使用しスパツタ堆積すること
により容易に達成される。Ｗ中のGaの濃度は約
0.1％とする。
加したタングステンを使用する。Gaの添加は、
Ｗターゲツト中にあらかじめGaをドープしてお
き、該ターゲツトを使用しスパツタ堆積すること
により容易に達成される。Ｗ中のGaの濃度は約
0.1％とする。
Gaを添加しなかつた場合、FETは所望の動作
をしなかつたのに対し、本実施例によれば、Ｋ値
1.1（ゲート長1μm）で動作した。
をしなかつたのに対し、本実施例によれば、Ｋ値
1.1（ゲート長1μm）で動作した。
また以上の例では、半絶縁性基板にイオン打込
みにより能動層を形成するGaAsMESFETにつ
いて説明したが、エピタキシヤル成長により能動
層を形成した周知のMESFETの場合も全く同様
の効果が得られる。さらに、２次元電子ガス層を
利用したいわゆるヘテロ接合利用のFETの場合
も、ゲート電極にGa，Asを添加することによ
り、ゲートのシヨツトキー特性の加熱工程での安
定性を向上することができる。
みにより能動層を形成するGaAsMESFETにつ
いて説明したが、エピタキシヤル成長により能動
層を形成した周知のMESFETの場合も全く同様
の効果が得られる。さらに、２次元電子ガス層を
利用したいわゆるヘテロ接合利用のFETの場合
も、ゲート電極にGa，Asを添加することによ
り、ゲートのシヨツトキー特性の加熱工程での安
定性を向上することができる。
本発明によれば、GaAsまたはAlGaAs上にシ
ヨツトキー電極を有する半導体装置において、製
造工程で受ける加熱工程での装置の特性の劣化の
ない装置を再現性良く製造することができる。
ヨツトキー電極を有する半導体装置において、製
造工程で受ける加熱工程での装置の特性の劣化の
ない装置を再現性良く製造することができる。
特に、従来単体の高融点金属は界面の熱的安定
性が不十分とされてきたが、本発明によれば、タ
ングステン等の単体金属の使用を可能にする。
性が不十分とされてきたが、本発明によれば、タ
ングステン等の単体金属の使用を可能にする。
第１図は、化合物半導体を基板に用い
MESFETを製造する製造工程を示す。 １…半絶縁性GaAs基板、２…能動層、３…高
融点金属層、４…オーミツク電極用低抵抗層、５
…アニール用キヤツプ膜、６…オーミツク電極。
MESFETを製造する製造工程を示す。 １…半絶縁性GaAs基板、２…能動層、３…高
融点金属層、４…オーミツク電極用低抵抗層、５
…アニール用キヤツプ膜、６…オーミツク電極。
Claims (1)
- 【特許請求の範囲】 １ 半絶縁性GaAs基板と、該基板上に形成され
た導電性GaAs層と、該導電性GaAs層上に形成
されたシヨツトキー電極を有する半導体装置にお
いて、上記導電性GaAs層の膜厚は100nm以下で
あり、上記シヨツトキー電極は、高融点材料から
成り、かつGaおよびAsからなる群から選ばれた
少なくとも一者を上記高融点材料の溶解度以上
0.1原子数％以下の範囲で含んでいることを特徴
とする半導体装置。 ２ 上記高融点材料は、タングステン、モリブデ
ン、タンタル、チタンおよびレニウムの群からな
る耐熱性金属、および耐熱性金属間の合金、およ
び上記耐熱性金属又はこれら耐熱性金属間の合金
のシリサイドから成るなる群の中から選ばれた一
者である特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14828686A JPS636873A (ja) | 1986-06-26 | 1986-06-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14828686A JPS636873A (ja) | 1986-06-26 | 1986-06-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS636873A JPS636873A (ja) | 1988-01-12 |
| JPH0581068B2 true JPH0581068B2 (ja) | 1993-11-11 |
Family
ID=15449371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14828686A Granted JPS636873A (ja) | 1986-06-26 | 1986-06-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS636873A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63148679A (ja) * | 1986-12-12 | 1988-06-21 | Nec Corp | 電極 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081860A (ja) * | 1983-10-11 | 1985-05-09 | Matsushita Electric Ind Co Ltd | シヨツトキ−障壁半導体装置 |
-
1986
- 1986-06-26 JP JP14828686A patent/JPS636873A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS636873A (ja) | 1988-01-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |