JPH07221122A - ショットキゲート電界効果トランジスタとその製造方法 - Google Patents
ショットキゲート電界効果トランジスタとその製造方法Info
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- JPH07221122A JPH07221122A JP1264494A JP1264494A JPH07221122A JP H07221122 A JPH07221122 A JP H07221122A JP 1264494 A JP1264494 A JP 1264494A JP 1264494 A JP1264494 A JP 1264494A JP H07221122 A JPH07221122 A JP H07221122A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【目的】 耐圧の高いショットキゲート電界効果トラン
ジスタおよびその製造方法を提供する。 【構成】 半絶縁性半導体基板１にｎ型ＧａＡｓ動作層
を形成してからアニーリングし、このｎ型ＧａＡｓ活性
動作層３２の表面をフッ化水素酸を含むエッチャントに
より化学処理をしてＧａ成分に比べてＡｓ成分が豊かな
電子トラップ層４を形成し、これにショットキゲート電
極５１およびオーミックコンタクト電極６１、６２を形
成することにより耐圧の高いショットキゲート電界効果
トランジスタを形成する。
ジスタおよびその製造方法を提供する。 【構成】 半絶縁性半導体基板１にｎ型ＧａＡｓ動作層
を形成してからアニーリングし、このｎ型ＧａＡｓ活性
動作層３２の表面をフッ化水素酸を含むエッチャントに
より化学処理をしてＧａ成分に比べてＡｓ成分が豊かな
電子トラップ層４を形成し、これにショットキゲート電
極５１およびオーミックコンタクト電極６１、６２を形
成することにより耐圧の高いショットキゲート電界効果
トランジスタを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ショットキゲート電界
効果トランジスタに関するものである。
効果トランジスタに関するものである。
【０００２】
【従来の技術】従来のショットキゲート電界効果トラン
ジスタの一般的な構造は、図６の断面図に例示するよう
に、ＧａＡｓなどの半絶縁性半導体基板１の表面にエピ
タキシャル成長やイオン注入によって一様な厚さのｎ型
動作層８１を形成した後、この動作層の表面に金属を蒸
着させる等により、ソース電極６１、ドレイン電極６２
およびショットキゲート電極５１を形成したものであ
る。このような従来構造のショットキゲート電界効果ト
ランジスタにおいては、ゲート・ソース間抵抗が大きい
と、このトランジスタのマイクロ波特性、特に雑音特性
が劣化することが知られている。マイクロ波特性を改良
するにはゲート・ソース間抵抗を下げることが必要であ
り、この目的を達成するためには動作層のキャリア濃度
を高めるか又は動作層を厚くすることが必要であるが、
いずれの方法においてもピンチオフ電圧が過大になると
いう問題がさらに生ずる。
ジスタの一般的な構造は、図６の断面図に例示するよう
に、ＧａＡｓなどの半絶縁性半導体基板１の表面にエピ
タキシャル成長やイオン注入によって一様な厚さのｎ型
動作層８１を形成した後、この動作層の表面に金属を蒸
着させる等により、ソース電極６１、ドレイン電極６２
およびショットキゲート電極５１を形成したものであ
る。このような従来構造のショットキゲート電界効果ト
ランジスタにおいては、ゲート・ソース間抵抗が大きい
と、このトランジスタのマイクロ波特性、特に雑音特性
が劣化することが知られている。マイクロ波特性を改良
するにはゲート・ソース間抵抗を下げることが必要であ
り、この目的を達成するためには動作層のキャリア濃度
を高めるか又は動作層を厚くすることが必要であるが、
いずれの方法においてもピンチオフ電圧が過大になると
いう問題がさらに生ずる。
【０００３】このような問題を解決するためには、図７
に例示されるように、ピンチオフ電圧を支配するゲート
直下の動作層８２の厚みを所望値に保ったまま、ソース
電極近傍の動作層８３の厚みを大きくする構造が提案さ
れている（特開昭５９−５２８８１）。この構造は、ま
ずソース電極６１およびドレイン電極６２直下の厚みに
相当する一様な厚みの動作層を形成した後、ゲート電極
５１の直下となるべき箇所８２のみをリセスエッチング
等により薄くした後、各電極５１、６１および６２を形
成している。
に例示されるように、ピンチオフ電圧を支配するゲート
直下の動作層８２の厚みを所望値に保ったまま、ソース
電極近傍の動作層８３の厚みを大きくする構造が提案さ
れている（特開昭５９−５２８８１）。この構造は、ま
ずソース電極６１およびドレイン電極６２直下の厚みに
相当する一様な厚みの動作層を形成した後、ゲート電極
５１の直下となるべき箇所８２のみをリセスエッチング
等により薄くした後、各電極５１、６１および６２を形
成している。
【０００４】しかしながら、このような構造では、動作
層表面が平坦でないため、電極形成のための微細なフォ
トリソグラフィ等が困難であるばかりでなく、動作層の
エッチング制御に極めて厳しい精度が要求されるために
歩留まりが低くなってしまうといった問題がある。
層表面が平坦でないため、電極形成のための微細なフォ
トリソグラフィ等が困難であるばかりでなく、動作層の
エッチング制御に極めて厳しい精度が要求されるために
歩留まりが低くなってしまうといった問題がある。
【０００５】本発明は、上述した従来の問題点に鑑みて
なされたものであり、その目的とするところは、耐圧が
高くしかも製造が容易なショットキゲート電界効果トラ
ンジスタを提供することにある。
なされたものであり、その目的とするところは、耐圧が
高くしかも製造が容易なショットキゲート電界効果トラ
ンジスタを提供することにある。
【０００６】
【課題を解決するための手段】前述の目的は、本発明の
ショットキゲート電界効果トランジスタによれば、半絶
縁性半導体基板、該半導体基板の表面に形成されたｎ型
のＧａＡｓ動作層ならびに該動作層上に形成されたソー
ス電極、ショットキゲート電極、およびドレイン電極を
備えたショットキゲート電界効果トランジスタにおい
て、動作層が所定のピンチオフ電圧を与えるような厚み
を有しており、かつＧａＡｓ動作層の表面にＡｓのＧａ
に対する存在比が高い領域を有することにより達成され
る。本発明によれば、更に、半絶縁性半導体基板の表面
にｎ型のＧａＡｓ動作層を形成する工程と、該表面をフ
ッ化水素酸を含むエッチャントにより化学処理する工程
と、ソース電極、ドレイン電極およびショットキ電極を
形成する工程とを備えるショットキゲート電極トランジ
スタの製造方法が提供される。
ショットキゲート電界効果トランジスタによれば、半絶
縁性半導体基板、該半導体基板の表面に形成されたｎ型
のＧａＡｓ動作層ならびに該動作層上に形成されたソー
ス電極、ショットキゲート電極、およびドレイン電極を
備えたショットキゲート電界効果トランジスタにおい
て、動作層が所定のピンチオフ電圧を与えるような厚み
を有しており、かつＧａＡｓ動作層の表面にＡｓのＧａ
に対する存在比が高い領域を有することにより達成され
る。本発明によれば、更に、半絶縁性半導体基板の表面
にｎ型のＧａＡｓ動作層を形成する工程と、該表面をフ
ッ化水素酸を含むエッチャントにより化学処理する工程
と、ソース電極、ドレイン電極およびショットキ電極を
形成する工程とを備えるショットキゲート電極トランジ
スタの製造方法が提供される。
【０００７】
【作用】本発明のショットキゲート電界効果トランジス
タによれば、所定のピンチオフ電圧を与えるような厚み
を有するｎ型ＧａＡｓ動作層の表面の領域は、Ｇａに比
べてＡｓの存在比が高いので、ｎ型からｐ型に反転す
る。したがって、この領域は、ｐ型ＧａＡｓ動作層とな
り、電子トラップとなる。したがって、ドレイン電極に
正電圧を印加した際には、電流リークが最初に始まる表
面に形成された電子トラップが電子を捕らえてこれを抑
制するので、ドレイン耐圧が向上し得る。
タによれば、所定のピンチオフ電圧を与えるような厚み
を有するｎ型ＧａＡｓ動作層の表面の領域は、Ｇａに比
べてＡｓの存在比が高いので、ｎ型からｐ型に反転す
る。したがって、この領域は、ｐ型ＧａＡｓ動作層とな
り、電子トラップとなる。したがって、ドレイン電極に
正電圧を印加した際には、電流リークが最初に始まる表
面に形成された電子トラップが電子を捕らえてこれを抑
制するので、ドレイン耐圧が向上し得る。
【０００８】
【実施例】以下、本発明の好適な実施例について詳細に
説明する。
説明する。
【０００９】図１は、本発明の一実施例のショットキゲ
ート電界効果トランジスタの断面図であり、１はＧａＡ
ｓなどの半絶縁性半導体基板（比抵抗ρ＞１０7 Ω・ｃ
ｍ）、３２はｎ型ＧａＡｓ活性動作層、４は電子トラッ
プ層、６１はソース電極、６２はドレイン電極、５１は
ショットキゲート電極である。本発明の電界効果トラン
ジスタは、図１に例示するように、ｎ型ＧａＡｓ活性動
作層３２の表面に、Ａｓ成分がリッチな領域、すなわち
電子トラップ層４となる領域が、表面から５〜１００Å
にわたって形成されており（この領域では、Ａｓは５０
％≦Ａｓ／（Ｇａ＋Ａｓ）≦９０％の割合で存在す
る。）これがｐ型の動作層となるので、耐圧劣化の原因
であるゲートリーク電流を減少させる。したがって、ド
レイン耐圧が向上する。
ート電界効果トランジスタの断面図であり、１はＧａＡ
ｓなどの半絶縁性半導体基板（比抵抗ρ＞１０7 Ω・ｃ
ｍ）、３２はｎ型ＧａＡｓ活性動作層、４は電子トラッ
プ層、６１はソース電極、６２はドレイン電極、５１は
ショットキゲート電極である。本発明の電界効果トラン
ジスタは、図１に例示するように、ｎ型ＧａＡｓ活性動
作層３２の表面に、Ａｓ成分がリッチな領域、すなわち
電子トラップ層４となる領域が、表面から５〜１００Å
にわたって形成されており（この領域では、Ａｓは５０
％≦Ａｓ／（Ｇａ＋Ａｓ）≦９０％の割合で存在す
る。）これがｐ型の動作層となるので、耐圧劣化の原因
であるゲートリーク電流を減少させる。したがって、ド
レイン耐圧が向上する。
【００１０】図２は、図１の電界効果トランジスタの製
造方法の一例を示す断面図である。まず、図２（ａ）、
（ｂ）に示すように、ＧａＡｓの半絶縁性半導体基板１
の表面にレジストパターン２を形成して29Ｓｉ+ のイオ
ンを所定の条件（例えば、注入エネルギ３０〜５０Ｋｅ
Ｖ、５×１０12ドーズ／ｃｍ2 ）にて注入して一様な厚
みのｎ- 動作層３を形成する。次いで、レジストによる
パターン２をプラズマアッシャにてアッシング除去し、
別のレジストによるパターン２１を形成し、前回のイオ
ン注入よりも深く注入するために29Ｓｉ+ のイオンを所
定の条件（例えば、注入エネルギ９０〜１８０ＫｅＶ、
２×１０13ドーズ／ｃｍ2 ）にて注入してｎ+ 動作層３
１を形成する。すなわち、２回目のイオン注入の条件と
しては、１回目よりも深く注入するために注入エネルギ
が１回目のものよりも大きく、かつ注入量は最終ピーク
キャリア濃度が１回目のピークキャリア濃度に比べて過
大にならないようにするためである。これはゲートに印
加される電圧によって絶縁破壊が生じないようにするた
めである。同様にパターン２１をアッシング除去した後
に、これらのｎ- 動作層３およびｎ+ 動作層３１を活性
化するためにＳｉＮx 膜を約１０００Å形成し、図２
（ｃ）のように、Ｎ2 雰囲気にて９００℃、２０分間の
アニーリングを行い、ｎ型ＧａＡｓ活性動作層３２を形
成する。このアニーリングは、炉アニールにて行われて
もよいが、温度上昇速度が遅いと不純物の熱拡散があり
不純物濃度分布の急俊性が損なわれる点から、１００〜
３００℃／ｓｅｃの高温度上昇率を有するハロゲンラン
プないしアークアンプによるフラッシュアニールによっ
て、行われるのが好ましい。このＳｉＮ膜はＰＥＣＶＤ
(Plasma Enhanced CVD) 法、熱ＣＶＤ若しくはスパッタ
蒸着法にて形成されるが、３００℃程度で薄膜形成が可
能なＰＥＣＶＤ法が基板表面損傷を軽減する点から好ま
しい。このＳｉＮ膜はリン酸等を含むエッチャントによ
り除去される。これにより、得られたｎ型ＧａＡｓ活性
動作層３２の厚みは、１０００〜５０００Åが好まし
く、更に、この厚みは、１０００〜２０００Åが好まし
い。
造方法の一例を示す断面図である。まず、図２（ａ）、
（ｂ）に示すように、ＧａＡｓの半絶縁性半導体基板１
の表面にレジストパターン２を形成して29Ｓｉ+ のイオ
ンを所定の条件（例えば、注入エネルギ３０〜５０Ｋｅ
Ｖ、５×１０12ドーズ／ｃｍ2 ）にて注入して一様な厚
みのｎ- 動作層３を形成する。次いで、レジストによる
パターン２をプラズマアッシャにてアッシング除去し、
別のレジストによるパターン２１を形成し、前回のイオ
ン注入よりも深く注入するために29Ｓｉ+ のイオンを所
定の条件（例えば、注入エネルギ９０〜１８０ＫｅＶ、
２×１０13ドーズ／ｃｍ2 ）にて注入してｎ+ 動作層３
１を形成する。すなわち、２回目のイオン注入の条件と
しては、１回目よりも深く注入するために注入エネルギ
が１回目のものよりも大きく、かつ注入量は最終ピーク
キャリア濃度が１回目のピークキャリア濃度に比べて過
大にならないようにするためである。これはゲートに印
加される電圧によって絶縁破壊が生じないようにするた
めである。同様にパターン２１をアッシング除去した後
に、これらのｎ- 動作層３およびｎ+ 動作層３１を活性
化するためにＳｉＮx 膜を約１０００Å形成し、図２
（ｃ）のように、Ｎ2 雰囲気にて９００℃、２０分間の
アニーリングを行い、ｎ型ＧａＡｓ活性動作層３２を形
成する。このアニーリングは、炉アニールにて行われて
もよいが、温度上昇速度が遅いと不純物の熱拡散があり
不純物濃度分布の急俊性が損なわれる点から、１００〜
３００℃／ｓｅｃの高温度上昇率を有するハロゲンラン
プないしアークアンプによるフラッシュアニールによっ
て、行われるのが好ましい。このＳｉＮ膜はＰＥＣＶＤ
(Plasma Enhanced CVD) 法、熱ＣＶＤ若しくはスパッタ
蒸着法にて形成されるが、３００℃程度で薄膜形成が可
能なＰＥＣＶＤ法が基板表面損傷を軽減する点から好ま
しい。このＳｉＮ膜はリン酸等を含むエッチャントによ
り除去される。これにより、得られたｎ型ＧａＡｓ活性
動作層３２の厚みは、１０００〜５０００Åが好まし
く、更に、この厚みは、１０００〜２０００Åが好まし
い。
【００１１】そして、図２（ｄ）のように、電子トラッ
プ層４である領域をｎ型ＧａＡｓ活性動作層３２の表面
に形成するために、濃度が５〜４０重量％であるフッ化
水素酸を含むエッチャントにて化学処理する。これによ
り、ＧａＡｓ表面のＧａがエッチャント中に溶出し、こ
の表面にＡｓが残留する。また、この化学処理は超音波
環境下において１０秒〜１０分間行われるのが処理速度
を高める点から好ましい。この電子トラップ層４の深さ
は、表面から１００Åにわたり、更に、好ましくは、表
面から３０Åにわたる。また、残留するＡｓのＧａに対
する存在比は、好ましくは、５０％≦Ａｓ／（Ｇａ＋Ａ
ｓ）≦９０％である。
プ層４である領域をｎ型ＧａＡｓ活性動作層３２の表面
に形成するために、濃度が５〜４０重量％であるフッ化
水素酸を含むエッチャントにて化学処理する。これによ
り、ＧａＡｓ表面のＧａがエッチャント中に溶出し、こ
の表面にＡｓが残留する。また、この化学処理は超音波
環境下において１０秒〜１０分間行われるのが処理速度
を高める点から好ましい。この電子トラップ層４の深さ
は、表面から１００Åにわたり、更に、好ましくは、表
面から３０Åにわたる。また、残留するＡｓのＧａに対
する存在比は、好ましくは、５０％≦Ａｓ／（Ｇａ＋Ａ
ｓ）≦９０％である。
【００１２】次いで、図２（ｅ）、図３（ｆ）、（ｇ）
のように、ショットキゲート電極は、低抵抗性、微細加
工性、基板との密着性、耐熱性、半導体基板との間の低
熱応力といった点から三層構造のＴｉ／Ｐｔ／Ａｕが使
われ、これらの厚さは各々500/500/2000Åで形成され
る。また、オーミック電極であるソース・ドレイン電極
は、ＡｕＧｅを蒸着、リフトオフ、合金化して形成され
る。
のように、ショットキゲート電極は、低抵抗性、微細加
工性、基板との密着性、耐熱性、半導体基板との間の低
熱応力といった点から三層構造のＴｉ／Ｐｔ／Ａｕが使
われ、これらの厚さは各々500/500/2000Åで形成され
る。また、オーミック電極であるソース・ドレイン電極
は、ＡｕＧｅを蒸着、リフトオフ、合金化して形成され
る。
【００１３】また、図４に電界効果トランジスタの製造
方法のもう一つの例を断面図にて示す。これは、図４
（ａ）において、ＧａＡｓの半絶縁性半導体基板１にｎ
型の動作層を形成するためにレジスト、ＳｉＯ2 、Ｓｉ
Ｎ等の絶縁膜によりパターン７を形成し、図４（ｂ）〜
（ｄ）において、これに気相エピタキシャル成長法（Ｖ
ＰＥ）、有機金属気相エピタキシャル成長法等によりＧ
ａＡｓを成長させ、これに前述の方法と同様に活性化さ
れた動作層、およびこの表面がフッ化水素酸を含むエッ
チャントにより化学処理されたことによりＡｓ成分リッ
チな領域を形成し、これにショットゲート電極およびオ
ーミック電極を形成する。
方法のもう一つの例を断面図にて示す。これは、図４
（ａ）において、ＧａＡｓの半絶縁性半導体基板１にｎ
型の動作層を形成するためにレジスト、ＳｉＯ2 、Ｓｉ
Ｎ等の絶縁膜によりパターン７を形成し、図４（ｂ）〜
（ｄ）において、これに気相エピタキシャル成長法（Ｖ
ＰＥ）、有機金属気相エピタキシャル成長法等によりＧ
ａＡｓを成長させ、これに前述の方法と同様に活性化さ
れた動作層、およびこの表面がフッ化水素酸を含むエッ
チャントにより化学処理されたことによりＡｓ成分リッ
チな領域を形成し、これにショットゲート電極およびオ
ーミック電極を形成する。
【００１４】実験例 本発明のショットキゲート電界効果トランジスタのドレ
イン耐圧が、ＧａＡｓ表面におけるＧａのＡｓに対する
割合、すなわち表面組成（Ｇａ％）によって、どの位、
変化するかについて調べた。この実験に使われたショッ
トキゲート電界効果トランジスタの構造は、前述の実施
例のものと同一で、ゲート長が１．０μｍ、ゲート幅が
２００μｍのものを作成した。これに測定条件としてゲ
ート・ドレイン電極間においてドレイン側にＶgd＝＋５
Ｖを印加して（図５参照）、ゲートリーク電流が表面組
成（ＧａのＡｓに対する割合：Ｇａ％）によって、どの
ように変化するかを調べ、以下の表にまとめた。表面組
成は、活性化された動作層の表面をフッ化水素酸を含む
エッチャントにより化学処理しＧａを溶出することによ
り変えられた。
イン耐圧が、ＧａＡｓ表面におけるＧａのＡｓに対する
割合、すなわち表面組成（Ｇａ％）によって、どの位、
変化するかについて調べた。この実験に使われたショッ
トキゲート電界効果トランジスタの構造は、前述の実施
例のものと同一で、ゲート長が１．０μｍ、ゲート幅が
２００μｍのものを作成した。これに測定条件としてゲ
ート・ドレイン電極間においてドレイン側にＶgd＝＋５
Ｖを印加して（図５参照）、ゲートリーク電流が表面組
成（ＧａのＡｓに対する割合：Ｇａ％）によって、どの
ように変化するかを調べ、以下の表にまとめた。表面組
成は、活性化された動作層の表面をフッ化水素酸を含む
エッチャントにより化学処理しＧａを溶出することによ
り変えられた。
【００１５】表 ＧａＡｓ表面組成とリーク電流との関係 サンプル フッ化水素酸 表面組成（Ｇａ％） ゲートリーク電流（Ａ） の処理条件 (A) なし ４２ １．００×１０-06 (B) 浸漬(7min) ２５ ４．５０×１０-07 (C) 浸漬(7min)＋ ２０ １．３０×１０-08 超音波浸漬(1min) 注 ＧａＡｓ表面組成はオ−ジェ分析（測定条件：電子
ビーム電圧２．０ｋＶ、ビーム電流８９ｎＡ）による。
ビーム電圧２．０ｋＶ、ビーム電流８９ｎＡ）による。
【００１６】さらに、この表からゲートリーク電流のＧ
ａＡｓ表面組成に対する依存性として表１にその関係を
示した。
ａＡｓ表面組成に対する依存性として表１にその関係を
示した。
【００１７】
【表１】
【００１８】これによれば、フッ化水素酸を含むエッチ
ャントに７分間浸漬されて形成されたサンプル(A）で
は、Ｇａの表面組成が２５％であり、このときのゲート
リーク電流は４．５０×１０-07 Ａであったが、サンプ
ル(B) では、Ｇａの表面組成が２０％となることによ
り、１．３０×１０-08 Ａとさらに小さくなり、エッチ
ャントによる化学処理がないもの比べて大きく改善され
ることが確認された。
ャントに７分間浸漬されて形成されたサンプル(A）で
は、Ｇａの表面組成が２５％であり、このときのゲート
リーク電流は４．５０×１０-07 Ａであったが、サンプ
ル(B) では、Ｇａの表面組成が２０％となることによ
り、１．３０×１０-08 Ａとさらに小さくなり、エッチ
ャントによる化学処理がないもの比べて大きく改善され
ることが確認された。
【００１９】
【発明の効果】以上説明したように、本発明のショット
キゲート電界効果トランジスタによれば、所定のピンチ
オフ電圧を与えるような厚みを有するｎ型ＧａＡｓ動作
層の表面の領域は、Ｇａに比べてＡｓの存在比が高いの
でｎ型からｐ型に反転し、ｐ型ＧａＡｓ動作層となり、
電子トラップとなる。したがって、ドレイン電極に正電
圧を印加した際には、電流リークが最初に始まる表面に
形成された電子トラップが電子を捕らえてこれを抑制す
るので、ドレイン耐圧が向上し得る。その結果、高信頼
性・高歩留まりのショットキゲート電界効果トランジス
タを提供し得る。
キゲート電界効果トランジスタによれば、所定のピンチ
オフ電圧を与えるような厚みを有するｎ型ＧａＡｓ動作
層の表面の領域は、Ｇａに比べてＡｓの存在比が高いの
でｎ型からｐ型に反転し、ｐ型ＧａＡｓ動作層となり、
電子トラップとなる。したがって、ドレイン電極に正電
圧を印加した際には、電流リークが最初に始まる表面に
形成された電子トラップが電子を捕らえてこれを抑制す
るので、ドレイン耐圧が向上し得る。その結果、高信頼
性・高歩留まりのショットキゲート電界効果トランジス
タを提供し得る。
【図１】本発明のショットキゲート電界効果トランジス
タの断面図である。
タの断面図である。
【図２】本発明のショットキゲート電界効果トランジス
タの製造方法の一例をフローチャートにて示した断面図
である。
タの製造方法の一例をフローチャートにて示した断面図
である。
【図３】本発明のショットキゲート電界効果トランジス
タの製造方法の一例をフローチャートにて示した断面図
である。
タの製造方法の一例をフローチャートにて示した断面図
である。
【図４】本発明のショットキゲート電界効果トランジス
タの製造方法のもう一つの例をフローチャートにて示し
た断面図である。
タの製造方法のもう一つの例をフローチャートにて示し
た断面図である。
【図５】実験例のショットキゲート電界効果トランジス
タの構成断面および測定条件を示す図である。
タの構成断面および測定条件を示す図である。
【図６】従来例のショットキゲート電界効果トランジス
タの断面図である。
タの断面図である。
【図７】従来例のショットキゲート電界効果トランジス
タの断面図である。
タの断面図である。
１…半絶縁性半導体基板、２、７、２１、２２、２３…
絶縁性パターン、３…ｎ- 動作層、３２…ｎ型ＧａＡｓ
活性動作層、４…電子トラップ層、５…ショットキゲー
ト電極用金属、５１…ショットキゲート電極、６…オー
ミックコンタクト用金属、６１…ソース電極、６２…ド
レイン電極、８…エピタキシャル成長層
絶縁性パターン、３…ｎ- 動作層、３２…ｎ型ＧａＡｓ
活性動作層、４…電子トラップ層、５…ショットキゲー
ト電極用金属、５１…ショットキゲート電極、６…オー
ミックコンタクト用金属、６１…ソース電極、６２…ド
レイン電極、８…エピタキシャル成長層
Claims (6)
- 【請求項１】 半絶縁性半導体基板、該半導体基板の表
面に形成されたｎ型のＧａＡｓ動作層ならびに該動作層
上に形成されたソース電極、ショットキゲート電極、お
よびドレイン電極を備えたショットキゲート電界効果ト
ランジスタにおいて、前記動作層が所定のピンチオフ電
圧を与えるような厚みを有しており、かつ前記ＧａＡｓ
動作層の表面がＡｓのＧａに対する存在比が高い領域を
有するショットキゲート電界効果トランジスタ。 - 【請求項２】 前記領域が表面から３０Åの深さにわた
って存在する層である請求項１記載のショットキゲート
電界効果トランジスタ。 - 【請求項３】 半絶縁性半導体基板の表面にｎ型のＧａ
Ａｓ動作層を形成する工程と、該表面をフッ化水素酸を
含むエッチャントにより化学処理する工程と、ソース電
極、ドレイン電極およびショットキ電極を形成する工程
とを備えるショットキゲート電界効果トランジスタの製
造方法。 - 【請求項４】 前記化学処理する工程が超音波処理する
工程を含む請求項３記載のショットキゲート電界効果ト
ランジスタの製造方法。 - 【請求項５】 前記エッチャントのフッ化水素酸の濃度
が１０〜２５重量％である請求項３又は４記載のショッ
トキゲート電界効果トランジスタの製造方法。 - 【請求項６】 前記超音波処理する工程は、２０秒〜３
分の間で行われる請求項４又は５記載のショットキゲー
ト電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264494A JPH07221122A (ja) | 1994-02-04 | 1994-02-04 | ショットキゲート電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1264494A JPH07221122A (ja) | 1994-02-04 | 1994-02-04 | ショットキゲート電界効果トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221122A true JPH07221122A (ja) | 1995-08-18 |
Family
ID=11811080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1264494A Pending JPH07221122A (ja) | 1994-02-04 | 1994-02-04 | ショットキゲート電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221122A (ja) |
-
1994
- 1994-02-04 JP JP1264494A patent/JPH07221122A/ja active Pending
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