JPH039567A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
- Publication number
- JPH039567A JPH039567A JP14633689A JP14633689A JPH039567A JP H039567 A JPH039567 A JP H039567A JP 14633689 A JP14633689 A JP 14633689A JP 14633689 A JP14633689 A JP 14633689A JP H039567 A JPH039567 A JP H039567A
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- JP
- Japan
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- oxide film
- drain
- channel
- punch
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000000758 substrate Substances 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 230000003647 oxidation Effects 0.000 abstract description 6
- 238000007254 oxidation reaction Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 5
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- 230000002401 inhibitory effect Effects 0.000 abstract 1
- 230000015572 biosynthetic process Effects 0.000 description 1
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- 238000005468 ion implantation Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭＯＳ型半導体装置に関する。
第３図は従来のＭＯ３型トランジスタの一例の断面図で
ある。
ある。
Ｐ型シリコン基板１の一ヒにゲート酸化膜２を設け、そ
の上にゲート電極３を設ける。ゲート電極３をマスクに
してＮ型不純物を導入してＮ型ソース領域４、ドレイン
領域５を形成する。
の上にゲート電極３を設ける。ゲート電極３をマスクに
してＮ型不純物を導入してＮ型ソース領域４、ドレイン
領域５を形成する。
上述した従来のＭＯＳ型１−ランジスタにおいては、耐
圧を上げるために、Ｄ Ｄ Ｄ （Ｄｏｕｂｌｅ Ｄｉ
ｆｆｕｓｉｏｎ Ｄｒａｉｎ＞構造やオフセットゲート
構造にしていたが、限られた面積の中で高耐圧ＭＯ８型
トランジスタを実現させようとすると、特にチャネル・
長が短い場合ソース・ドレイン間においてパンチスルー
を起し易くなり、ＭＯＳトランジスタの諸特性が劣化す
るという欠点がある。
圧を上げるために、Ｄ Ｄ Ｄ （Ｄｏｕｂｌｅ Ｄｉ
ｆｆｕｓｉｏｎ Ｄｒａｉｎ＞構造やオフセットゲート
構造にしていたが、限られた面積の中で高耐圧ＭＯ８型
トランジスタを実現させようとすると、特にチャネル・
長が短い場合ソース・ドレイン間においてパンチスルー
を起し易くなり、ＭＯＳトランジスタの諸特性が劣化す
るという欠点がある。
本発明は、−導電型半導体基板表面にゲート絶縁膜を介
して設けられたゲート電極と、該ゲート電極の両側の前
記半導体基板に設けられた逆導電型のソース領域及びド
レイン領域を有するＭＯ３型半導体装置において、前記
ソース領域とドレイン領域との間に形成されるチャネル
領域の中央部または中央部からソース領域及びドレイン
領域のうちの一方の領域まで伸びる領域の前記半導体基
板表面に凹部が形成され前記ゲート絶縁膜及びゲート電
極の中央部は前記四部上にありかつその両端は前記ソー
ス領域及びドレイン領域の上部にあるように形成されて
いることを特徴とする。
して設けられたゲート電極と、該ゲート電極の両側の前
記半導体基板に設けられた逆導電型のソース領域及びド
レイン領域を有するＭＯ３型半導体装置において、前記
ソース領域とドレイン領域との間に形成されるチャネル
領域の中央部または中央部からソース領域及びドレイン
領域のうちの一方の領域まで伸びる領域の前記半導体基
板表面に凹部が形成され前記ゲート絶縁膜及びゲート電
極の中央部は前記四部上にありかつその両端は前記ソー
ス領域及びドレイン領域の上部にあるように形成されて
いることを特徴とする。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
Ｐ型シリコン基板１のチャネル領域の中央部を局所酸化
法で酸化させ厚い酸化膜を形成する。この酸化膜を除去
すると、チャネル部に凹部が形成される。次に、熱酸化
してゲート酸化膜２を作り、その上にゲート電極３を形
成する。ゲート電極３をマスクにしてＮ型不純物をイオ
ン注入または熱拡散してＮ型ソース領域４、Ｎ型ドレイ
ン領域５を形成する。
法で酸化させ厚い酸化膜を形成する。この酸化膜を除去
すると、チャネル部に凹部が形成される。次に、熱酸化
してゲート酸化膜２を作り、その上にゲート電極３を形
成する。ゲート電極３をマスクにしてＮ型不純物をイオ
ン注入または熱拡散してＮ型ソース領域４、Ｎ型ドレイ
ン領域５を形成する。
このように、ゲート酸化膜とシリコン基板との界面がチ
ャネル領域に喰い込むような構造にすると、ドレイン領
域への空乏層の伸びを抑える効果を生じ、ソース・ドレ
イン間のパンチスルーが起り難くなる。特に、チャネル
長が２μｍ以下の短い場合にドレイン領域付近で生じる
高電界によるパンチスルーやしきい値等の特性の劣化を
防ぐのに効果を生じる。
ャネル領域に喰い込むような構造にすると、ドレイン領
域への空乏層の伸びを抑える効果を生じ、ソース・ドレ
イン間のパンチスルーが起り難くなる。特に、チャネル
長が２μｍ以下の短い場合にドレイン領域付近で生じる
高電界によるパンチスルーやしきい値等の特性の劣化を
防ぐのに効果を生じる。
上記実施例は、ＮチャネルＭＯＳ）−ランジスタを例に
したが、本発明はＰチャネルＭＯＳトランジスタにも同
様に適用できる。また、本発明は、ＤＤＤ構造やオフセ
ットゲート構造のＭＯ３型半導体装置にも同様に適用で
きる。
したが、本発明はＰチャネルＭＯＳトランジスタにも同
様に適用できる。また、本発明は、ＤＤＤ構造やオフセ
ットゲート構造のＭＯ３型半導体装置にも同様に適用で
きる。
第２図は本発明の第２の実施例の断面図である。
局所酸化法を用いてチャネル領域の中央部からドレイン
領域を覆う範囲まで厚い酸化膜を設け、この厚い酸化膜
を除去することによりシリコン基板】、の表面に段差を
形成する。通常の熱拡散またはイオン注入法を用いてＮ
型のソース領域４、ドレイン領域５を設ける。再び局所
酸化法を用いて厚い酸化膜６を形成する。ゲート電極形
成領域にゲート酸化膜を設け、その上にゲート電極３を
設ける。
領域を覆う範囲まで厚い酸化膜を設け、この厚い酸化膜
を除去することによりシリコン基板】、の表面に段差を
形成する。通常の熱拡散またはイオン注入法を用いてＮ
型のソース領域４、ドレイン領域５を設ける。再び局所
酸化法を用いて厚い酸化膜６を形成する。ゲート電極形
成領域にゲート酸化膜を設け、その上にゲート電極３を
設ける。
このような構造にすると、第１の実施例と同様の効果が
得られる他に、厚い酸化膜６の形成によりゲート容量を
小さく出来、動作速度を高くすることができるという効
果が得られる゛。
得られる他に、厚い酸化膜６の形成によりゲート容量を
小さく出来、動作速度を高くすることができるという効
果が得られる゛。
以上説明したように、本発明はゲート電極形成部分の一
部に段差を設け、シリコン基板とゲート絶縁膜との界面
がチャネル領域に喰い込む構造にしたので、ドレイン領
域への空乏層の伸びを抑制することができ、ドレイン・
ソース間のパンチスルーが起こりにくくなり、高電界に
よるパンチスルーやしきい値等の特性の劣化を防ぐこと
ができるという効果を有する。
部に段差を設け、シリコン基板とゲート絶縁膜との界面
がチャネル領域に喰い込む構造にしたので、ドレイン領
域への空乏層の伸びを抑制することができ、ドレイン・
ソース間のパンチスルーが起こりにくくなり、高電界に
よるパンチスルーやしきい値等の特性の劣化を防ぐこと
ができるという効果を有する。
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図は従来のＭＯＳトラ
ンジスタの一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・ゲート電極、４・・・Ｎ型ソース領域、５・・・
Ｎ型ドレイン領域、６・・・酸化膜。
明の第２の実施例の断面図、第３図は従来のＭＯＳトラ
ンジスタの一例の断面図である。 １・・・Ｐ型シリコン基板、２・・・ゲート酸化膜、３
・・・ゲート電極、４・・・Ｎ型ソース領域、５・・・
Ｎ型ドレイン領域、６・・・酸化膜。
Claims (1)
- 一導電型半導体基板表面にゲート絶縁膜を介して設けら
れたゲート電極と、該ゲート電極の両側の前記半導体基
板に設けられた逆導電型のソース領域及びドレイン領域
を有するＭＯＳ型半導体装置において、前記ソース領域
とドレイン領域との間に形成されるチャネル領域の中央
部または中央部からソース領域及びドレイン領域のうち
の一方の領域まで伸びる領域の前記半導体基板表面に凹
部が形成され前記ゲート絶縁膜及びゲート電極の中央部
は前記凹部上にありかつその両端は前記ソース領域及び
ドレイン領域の上部にあるように形成されていることを
特徴とするＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14633689A JPH039567A (ja) | 1989-06-07 | 1989-06-07 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14633689A JPH039567A (ja) | 1989-06-07 | 1989-06-07 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH039567A true JPH039567A (ja) | 1991-01-17 |
Family
ID=15405388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14633689A Pending JPH039567A (ja) | 1989-06-07 | 1989-06-07 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH039567A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006223722A (ja) * | 2005-02-21 | 2006-08-31 | Matsushita Electric Works Ltd | 椅子式マッサージ機 |
-
1989
- 1989-06-07 JP JP14633689A patent/JPH039567A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006223722A (ja) * | 2005-02-21 | 2006-08-31 | Matsushita Electric Works Ltd | 椅子式マッサージ機 |
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