JPH0638497B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0638497B2 JPH0638497B2 JP61003481A JP348186A JPH0638497B2 JP H0638497 B2 JPH0638497 B2 JP H0638497B2 JP 61003481 A JP61003481 A JP 61003481A JP 348186 A JP348186 A JP 348186A JP H0638497 B2 JPH0638497 B2 JP H0638497B2
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- oxide film
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、電界効果トランジスタを有する半導体装置の
製造方法に関する。
製造方法に関する。
電界効果トランジスタ（ＦＥＴ）は、二つの電極（ソー
ス、ドレイン）間の電流通路の導電率を第３電極（ゲー
ト）によって変化させ電流を制御するトランジスタであ
る。従来の電界効果トランジスタ（例えば特公昭51-740
35号参照。）においては、電流の通路となる半導体基板
の表面近傍に不純物が例えばイオン打込み技術により高
濃度に導入されている。この不純物導入は、素子のしき
い電圧を所望の値に設定することを主な目的としてい
る。しかし、従来の電界効果トランジスタでは、この高
濃度不純物層の存在によって、キャリア（電子／正孔）
の移動度が低下し、素子の伝達コンダクタンスｇmの向
上が妨げられているという問題点があった。
ス、ドレイン）間の電流通路の導電率を第３電極（ゲー
ト）によって変化させ電流を制御するトランジスタであ
る。従来の電界効果トランジスタ（例えば特公昭51-740
35号参照。）においては、電流の通路となる半導体基板
の表面近傍に不純物が例えばイオン打込み技術により高
濃度に導入されている。この不純物導入は、素子のしき
い電圧を所望の値に設定することを主な目的としてい
る。しかし、従来の電界効果トランジスタでは、この高
濃度不純物層の存在によって、キャリア（電子／正孔）
の移動度が低下し、素子の伝達コンダクタンスｇmの向
上が妨げられているという問題点があった。
本発明の目的は、電界効果トランジスタを有する半導体
装置において、所望のしきい電圧を得ると共に、キャリ
アの移動度の低下を低減し、伝達コンダクタンスを向上
させることができる半導体装置の製造方法を提供するこ
とにある。
装置において、所望のしきい電圧を得ると共に、キャリ
アの移動度の低下を低減し、伝達コンダクタンスを向上
させることができる半導体装置の製造方法を提供するこ
とにある。
電界効果トランジスタ（例えばＳｉ基板上に形成された
ＭＯＳＦＥＴ）において、電流の通路となるＳｉ基板表
面近傍の反転層は、一般に、Ｓｉ基板表面から約100Å
の厚さをもつ。ＭＯＳＦＥＴのしきい電圧は、一般に、
Ｓｉ基板表面から約１μｍ程度の深さまでの不純物の濃
度により決定される。以上の２点から、Ｓｉ基板表面の
極く薄い100〜300Å程度の領域の不純物の濃度のみを低
くくすることにより（キャリアすなわち電流の流れる部
分の不純物濃度を低くする）キャリア移動度の大きい、
すなわち伝達コンダクタンスｇｍが大きく、かつ素子の
しきい電圧ＶTHが所望の値をもつ電界効果トランジスタ
を実現することができる。
ＭＯＳＦＥＴ）において、電流の通路となるＳｉ基板表
面近傍の反転層は、一般に、Ｓｉ基板表面から約100Å
の厚さをもつ。ＭＯＳＦＥＴのしきい電圧は、一般に、
Ｓｉ基板表面から約１μｍ程度の深さまでの不純物の濃
度により決定される。以上の２点から、Ｓｉ基板表面の
極く薄い100〜300Å程度の領域の不純物の濃度のみを低
くくすることにより（キャリアすなわち電流の流れる部
分の不純物濃度を低くする）キャリア移動度の大きい、
すなわち伝達コンダクタンスｇｍが大きく、かつ素子の
しきい電圧ＶTHが所望の値をもつ電界効果トランジスタ
を実現することができる。
すなわち、本発明は、半導体基板（他の基板上に形成さ
れた半導体層を含む）の表面に形成された電界効果トラ
ンジスタを有する半導体装置において、上記半導体層内
の電流の流れる領域（電流通路領域と称する）の全不純
物濃度（ｐ型不純物濃度およびＮ型不純物濃度の総和を
意味する）を、該半導体層の他の領域の全不純物濃度よ
りも低く制御することにより、所望のしきい電圧値と、
高い伝達コンダクタンスｇｍとを同時に実現する半導体
装置の製造方法を提供するものである。
れた半導体層を含む）の表面に形成された電界効果トラ
ンジスタを有する半導体装置において、上記半導体層内
の電流の流れる領域（電流通路領域と称する）の全不純
物濃度（ｐ型不純物濃度およびＮ型不純物濃度の総和を
意味する）を、該半導体層の他の領域の全不純物濃度よ
りも低く制御することにより、所望のしきい電圧値と、
高い伝達コンダクタンスｇｍとを同時に実現する半導体
装置の製造方法を提供するものである。
すなわち、本発明の半導体装置の製造方法は、所定の不
純物濃度の第１導電型の不純物を含むＭＯＳ型電界効果
トランジスタの電流通路領域となる半導体基板の表面領
域上に、上記半導体基板表面を酸化して酸化膜を形成す
ることによって、上記不純物を上記酸化膜に吸収させ、
上記表面領域の不純物濃度よりも低い不純物濃度の電流
通路領域を上記表面領域に形成する工程と、上記酸化膜
を除去する工程と、上記電流通路領域上にゲート絶縁膜
を介してゲート電極を形成し、上記ゲート電極の両側の
上記半導体基板の表面領域に上記第１導電型と反対導電
型の第２導電型のソース、ドレイン領域を形成する工程
を含んでなることを特徴とする。
純物濃度の第１導電型の不純物を含むＭＯＳ型電界効果
トランジスタの電流通路領域となる半導体基板の表面領
域上に、上記半導体基板表面を酸化して酸化膜を形成す
ることによって、上記不純物を上記酸化膜に吸収させ、
上記表面領域の不純物濃度よりも低い不純物濃度の電流
通路領域を上記表面領域に形成する工程と、上記酸化膜
を除去する工程と、上記電流通路領域上にゲート絶縁膜
を介してゲート電極を形成し、上記ゲート電極の両側の
上記半導体基板の表面領域に上記第１導電型と反対導電
型の第２導電型のソース、ドレイン領域を形成する工程
を含んでなることを特徴とする。
第１図は、本発明の半導体装置の製造方法で製造したｎ
チャネルＭＯＳＦＥＴの断面図である。図において、１
はｐ型不純物がドープされたｐ型Ｓｉ基板、２、３はｎ
型の高濃度不純物層から構成されるソース、ドレイン領
域、４はゲート電極、５はゲート酸化膜、６はＳｉ基板
１の表面近傍の電流通路領域に形成された全不純物濃度
ＮTの低い低濃度不純物層、７はゲート電極がしきい電
圧にちょうどバイアスされたときの空乏層を示す。
チャネルＭＯＳＦＥＴの断面図である。図において、１
はｐ型不純物がドープされたｐ型Ｓｉ基板、２、３はｎ
型の高濃度不純物層から構成されるソース、ドレイン領
域、４はゲート電極、５はゲート酸化膜、６はＳｉ基板
１の表面近傍の電流通路領域に形成された全不純物濃度
ＮTの低い低濃度不純物層、７はゲート電極がしきい電
圧にちょうどバイアスされたときの空乏層を示す。
なお、ＭＯＳＦＥＴのしきい電圧ＶTHはほぼ次式で表わ
される。
される。
ここで、φMSはゲート電極材料と基板Ｓｉとの仕事関数
差、φＦはフェルミ電圧、ＣＯは単位ゲート容量、Ｅｓ
はＳｉの誘電率、ｑは単位電荷量、ＮＡはｐ型Ｓｉ基板
１の不純物濃度、正確にはゲート電極４直下のｐ型Ｓｉ
基板１の空乏層７内の部分の不純物濃度である。
差、φＦはフェルミ電圧、ＣＯは単位ゲート容量、Ｅｓ
はＳｉの誘電率、ｑは単位電荷量、ＮＡはｐ型Ｓｉ基板
１の不純物濃度、正確にはゲート電極４直下のｐ型Ｓｉ
基板１の空乏層７内の部分の不純物濃度である。
第１図のＭＯＳＦＥＴにおいて、ゲート電極材料とし
て、例えば集積回路技術でよく使用されるＮ型の不純物
を含んだ多結晶Ｓｉを使用した場合には、式（１）のφ
MSの値は−0.9Ｖ、２φＦは約0.6Ｖとなるため、ｎチャ
ネルＭＯＳＦＥＴにおいてスイッチング動作が可能なエ
ンハンスメント型の素子（ＶTH＞0.5Ｖ）を実現するた
めに、Ｓｉ基板１の不純物濃度ＮＡは下記の式を満たす
ように選ばなければならない。
て、例えば集積回路技術でよく使用されるＮ型の不純物
を含んだ多結晶Ｓｉを使用した場合には、式（１）のφ
MSの値は−0.9Ｖ、２φＦは約0.6Ｖとなるため、ｎチャ
ネルＭＯＳＦＥＴにおいてスイッチング動作が可能なエ
ンハンスメント型の素子（ＶTH＞0.5Ｖ）を実現するた
めに、Ｓｉ基板１の不純物濃度ＮＡは下記の式を満たす
ように選ばなければならない。
ここで、ゲート酸化膜厚ＴOXを25nmとすると、式（２）
より ＮＡ＞6.12×1016（cm-3） と極めて高濃度のｐ型不純物を含んだＳｉ基板を使用し
なければならない。
より ＮＡ＞6.12×1016（cm-3） と極めて高濃度のｐ型不純物を含んだＳｉ基板を使用し
なければならない。
第２図は、式（２）よりゲート酸化膜厚ＴOXと、素子の
しきい電圧ＶTHを0.5ＶにするためのＳｉ基板１の不純
物濃度ＮＡの値との関係を示したもので、図から明らか
なように、ＭＯＳＦＥＴの性能を向上させるために膜厚
ＴOXを薄くしてゆくと、ＮＡの値は（ＴOX）-2に比例し
て急激に大きくなる。すなわち、高性能集積回路用素子
を実現するためには、ＮAの値の大きなＳｉ基板を使う
必要がある。
しきい電圧ＶTHを0.5ＶにするためのＳｉ基板１の不純
物濃度ＮＡの値との関係を示したもので、図から明らか
なように、ＭＯＳＦＥＴの性能を向上させるために膜厚
ＴOXを薄くしてゆくと、ＮＡの値は（ＴOX）-2に比例し
て急激に大きくなる。すなわち、高性能集積回路用素子
を実現するためには、ＮAの値の大きなＳｉ基板を使う
必要がある。
ここで、第１図の低濃度不純物層６は、その層中に含ま
れる不純物の量が少ないので、素子のしきい電圧に与え
る影響は小さい。したがって、素子のしきい電圧はほぼ
（２）式で決まると考えてよい。
れる不純物の量が少ないので、素子のしきい電圧に与え
る影響は小さい。したがって、素子のしきい電圧はほぼ
（２）式で決まると考えてよい。
他方、ＭＯＳＦＥＴの伝達コンダクタンスｇｍを決める
キャリア（ｎチャネルＭＯＳＦＥＴの場合は電子）の移
動度μｅは、Ｓｉ基板表面近傍の全不純物濃度ＮＴとの
関係で、第３図に示される値となる（但し、室温の場
合）。したがって、従来のＭＯＳＦＥＴにおける、キャ
リアの流れるＳｉ基板表面近傍のＮＴが、Ｓｉ基板のＮ
Ａより大きい（もしくはほぼ同一の）素子では、例えば
ＴOX＝25nmの場合のＳｉ基板の他の領域のＮＡの値6.12
×1016cm-3を考えると、μｅは700cm2／Ｖ・sec以下と
なりＮT＝1015cm-3の場合（μｅ＝1300cm2／Ｖ・sec）
に比べて、μｅの値は約１／２に低下し、前にも述べた
ように、素子の伝達コンダクタンスｇmが低下してしま
うという問題があった。
キャリア（ｎチャネルＭＯＳＦＥＴの場合は電子）の移
動度μｅは、Ｓｉ基板表面近傍の全不純物濃度ＮＴとの
関係で、第３図に示される値となる（但し、室温の場
合）。したがって、従来のＭＯＳＦＥＴにおける、キャ
リアの流れるＳｉ基板表面近傍のＮＴが、Ｓｉ基板のＮ
Ａより大きい（もしくはほぼ同一の）素子では、例えば
ＴOX＝25nmの場合のＳｉ基板の他の領域のＮＡの値6.12
×1016cm-3を考えると、μｅは700cm2／Ｖ・sec以下と
なりＮT＝1015cm-3の場合（μｅ＝1300cm2／Ｖ・sec）
に比べて、μｅの値は約１／２に低下し、前にも述べた
ように、素子の伝達コンダクタンスｇmが低下してしま
うという問題があった。
上述の如く、第１図に示したＭＯＳＦＥＴによれば、キ
ャリアが流れるＳｉ基板表面に全不純物濃度ＮＴの低い
低濃度不純物層６を設けることにより、キャリアの移動
度μｅの大きな、すなわち素子の伝達コンダクタンスｇ
mが大きく、しかもスイッチング動作が可能なエンハン
スメント型ＭＯＳＦＥＴを実現することができた。
ャリアが流れるＳｉ基板表面に全不純物濃度ＮＴの低い
低濃度不純物層６を設けることにより、キャリアの移動
度μｅの大きな、すなわち素子の伝達コンダクタンスｇ
mが大きく、しかもスイッチング動作が可能なエンハン
スメント型ＭＯＳＦＥＴを実現することができた。
なお、第１図の説明で述べたように、素子のしきい電圧
を決定するＳｉ基板１の不純物濃度ＮＡは、正確にはゲ
ート電極４の下の部分の空乏層７の内部におけるＮＡの
値であり、空乏層内部と空乏層外部のＮＡが異なってい
る場合でも上記議論は全く変わらないことは明らかであ
る。
を決定するＳｉ基板１の不純物濃度ＮＡは、正確にはゲ
ート電極４の下の部分の空乏層７の内部におけるＮＡの
値であり、空乏層内部と空乏層外部のＮＡが異なってい
る場合でも上記議論は全く変わらないことは明らかであ
る。
第４図は、本発明の半導体装置の製造方法で製造したｐ
チャネルＭＯＳＦＥＴの断面図である。本ＭＯＳＦＥＴ
において、１′はｎ型のＳｉ基板、２′および３′はｐ
型高濃度不純物層よりなるソース、ドレイン領域、４′
は例えばｎ型の多結晶Ｓｉから形成されたゲート電極、
５′はゲート酸化膜、６′はエンハンスメント型ＭＯＳ
ＦＥＴを形成するために設けられたｐ型の低濃度不純物
層である。なお、本実施例においては、所望のしきい電
圧値（例えばＶTH＝−0.5Ｖ）を得るために、ｎ型の多
結晶Ｓｉをゲート電極材料に使った場合、ｎ型のＳｉ基
板１′の表面をｐ型化する必要のあることは周知のこと
である。本ＭＯＳＦＥＴの特徴は、第５図に示すよう
に、このＳｉ基板の表面に形成したｐ型不純物層をｎ型
基板Ｓｉの不純物濃度ＮＤを相殺する形で該ＮＤの値よ
り大きなＮＡの不純物を表面にドープする従来の構造と
異なり、ＮＤを含まないＳｉ基板表面に所望のＮＡをも
つ不純物層を形成することである。本ＭＯＳＦＥＴにお
いて、Ｓｉ基板表面における実効的なｐ型不純物濃度Ｎ
Aeは、従来素子と同じであり、したがって、素子のしき
い電圧値は従来と同一となる。ところが、Ｓｉ基板表面
のキャリア（本実施例では正孔）が流れる電流通路での
全不純物濃度ＮＴの値は従来素子と本ＭＯＳＦＥＴとで
は下式のようになる。
チャネルＭＯＳＦＥＴの断面図である。本ＭＯＳＦＥＴ
において、１′はｎ型のＳｉ基板、２′および３′はｐ
型高濃度不純物層よりなるソース、ドレイン領域、４′
は例えばｎ型の多結晶Ｓｉから形成されたゲート電極、
５′はゲート酸化膜、６′はエンハンスメント型ＭＯＳ
ＦＥＴを形成するために設けられたｐ型の低濃度不純物
層である。なお、本実施例においては、所望のしきい電
圧値（例えばＶTH＝−0.5Ｖ）を得るために、ｎ型の多
結晶Ｓｉをゲート電極材料に使った場合、ｎ型のＳｉ基
板１′の表面をｐ型化する必要のあることは周知のこと
である。本ＭＯＳＦＥＴの特徴は、第５図に示すよう
に、このＳｉ基板の表面に形成したｐ型不純物層をｎ型
基板Ｓｉの不純物濃度ＮＤを相殺する形で該ＮＤの値よ
り大きなＮＡの不純物を表面にドープする従来の構造と
異なり、ＮＤを含まないＳｉ基板表面に所望のＮＡをも
つ不純物層を形成することである。本ＭＯＳＦＥＴにお
いて、Ｓｉ基板表面における実効的なｐ型不純物濃度Ｎ
Aeは、従来素子と同じであり、したがって、素子のしき
い電圧値は従来と同一となる。ところが、Ｓｉ基板表面
のキャリア（本実施例では正孔）が流れる電流通路での
全不純物濃度ＮＴの値は従来素子と本ＭＯＳＦＥＴとで
は下式のようになる。
ＮＴ（従来素子）＝２ＮＤ＋ＮAe ＮＴ（本実施例）＝ＮAe 明らかに本ＭＯＳＦＥＴにおいてＮＴは低く、したがっ
て大きな伝達コンダクタンスをもつエンハンスメント型
ｐチャネルＭＯＳＦＥＴを実現することができる。
て大きな伝達コンダクタンスをもつエンハンスメント型
ｐチャネルＭＯＳＦＥＴを実現することができる。
第６図（ａ）〜（ｃ）は、本発明の半導体装置の製造方
法の一実施例を示す工程断面図である。
法の一実施例を示す工程断面図である。
まず、第６図（ａ）に示すように、ｐ型Ｓｉ基板１（不
純物濃度約1015cm-3のｐ型不純物例えばＢ（ボロン）を
含む）のＭＯＳＦＥＴを形成する部分に、該ＭＯＳＦＥ
Ｔのしきい電圧を制御するためのｐ型不純物層８を例え
ばイオン打込み技術により形成する。その後、Ｓｉ基板
１の表面を水蒸気雰囲気中で、例えば、920℃、６気圧
で30分ウェット酸化を行なうと、厚さ約100nmの酸化膜
９が形成される。このウェット酸化により形成された酸
化膜９には、公知のように、該酸化膜９と接するＳｉ基
板１の表面近傍のｐ型不純物（ボロン）が吸収されるた
め、該Ｓｉ基板１の表面近傍のボロンの不純物濃度は、
急激に減少し（約１／10の濃度）、表面から約70nmの浅
い領域に低濃度不純物層６が形成される（第６図
（ｂ））。
純物濃度約1015cm-3のｐ型不純物例えばＢ（ボロン）を
含む）のＭＯＳＦＥＴを形成する部分に、該ＭＯＳＦＥ
Ｔのしきい電圧を制御するためのｐ型不純物層８を例え
ばイオン打込み技術により形成する。その後、Ｓｉ基板
１の表面を水蒸気雰囲気中で、例えば、920℃、６気圧
で30分ウェット酸化を行なうと、厚さ約100nmの酸化膜
９が形成される。このウェット酸化により形成された酸
化膜９には、公知のように、該酸化膜９と接するＳｉ基
板１の表面近傍のｐ型不純物（ボロン）が吸収されるた
め、該Ｓｉ基板１の表面近傍のボロンの不純物濃度は、
急激に減少し（約１／10の濃度）、表面から約70nmの浅
い領域に低濃度不純物層６が形成される（第６図
（ｂ））。
次に、酸化膜９を化学的エッチング法等を用いて除去し
た後、酸化により新たにＭＯＳＦＥＴのゲート絶縁膜と
なるゲート酸化膜５を形成する。ゲート酸化膜５の上に
良導電性のゲート電極材料例えばｎ型多結晶Ｓｉ層を被
着し、ゲート電極となる部分のみを残してエッチングに
より除去し、ＭＯＳＦＥＴのゲート電極４を形成する。
その後ゲート電極４をイオン打込みのマスクとして、ｎ
型不純物を導入し、ｎ型ソース、ドレイン領域２、３を
形成する（第６図（ｃ））。
た後、酸化により新たにＭＯＳＦＥＴのゲート絶縁膜と
なるゲート酸化膜５を形成する。ゲート酸化膜５の上に
良導電性のゲート電極材料例えばｎ型多結晶Ｓｉ層を被
着し、ゲート電極となる部分のみを残してエッチングに
より除去し、ＭＯＳＦＥＴのゲート電極４を形成する。
その後ゲート電極４をイオン打込みのマスクとして、ｎ
型不純物を導入し、ｎ型ソース、ドレイン領域２、３を
形成する（第６図（ｃ））。
第７図（ａ）、（ｂ）は、第６図の実施例により形成し
たｎチャネルＭＯＳＦＥＴの電流特性を測定した結果を
従来と比較して示す図である。ＭＯＳＦＥＴの条件は、
従来および本発明共に、ゲート酸化膜厚が8.4nm、ソー
ス、ドレイン領域の間隔が0.95μｍであり、表面近傍の
不純物濃度は従来が1017cm-3、本発明が1015cm-3であ
る。この図から、本発明を実施した素子は、従来の素子
と比べて伝達コンダクタンスが２倍以上となっているこ
とがわかる。
たｎチャネルＭＯＳＦＥＴの電流特性を測定した結果を
従来と比較して示す図である。ＭＯＳＦＥＴの条件は、
従来および本発明共に、ゲート酸化膜厚が8.4nm、ソー
ス、ドレイン領域の間隔が0.95μｍであり、表面近傍の
不純物濃度は従来が1017cm-3、本発明が1015cm-3であ
る。この図から、本発明を実施した素子は、従来の素子
と比べて伝達コンダクタンスが２倍以上となっているこ
とがわかる。
第８図（ａ）〜（ｃ）は、本発明の第１の参考例の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
まず、第８図（ａ）に示すように、ｎ型の不純物を含む
Ｓｉ基板１′の表面に、ｐ型の不純物を含むＳｉ層６″
を例えば分子線エピタキシャル法により被着させる。こ
のＳｉ層６″を形成する場合、例えば1100℃の高温処理
を必要とするような通常のエピタキシャル技術を用いる
と、Ｓｉ基板１′中のｎ型不純物が、エピタキシャル層
６″の中にも拡散してくるため、分子線エピタキシャル
等の低温の方法で形成するのが望ましい。例えば、基板
温度を500〜600℃に保ち、10-9Torr程度の真空条件でＳ
ｉを成長させると、0.1〜１nm／秒の速度で成長させる
ことができる。
Ｓｉ基板１′の表面に、ｐ型の不純物を含むＳｉ層６″
を例えば分子線エピタキシャル法により被着させる。こ
のＳｉ層６″を形成する場合、例えば1100℃の高温処理
を必要とするような通常のエピタキシャル技術を用いる
と、Ｓｉ基板１′中のｎ型不純物が、エピタキシャル層
６″の中にも拡散してくるため、分子線エピタキシャル
等の低温の方法で形成するのが望ましい。例えば、基板
温度を500〜600℃に保ち、10-9Torr程度の真空条件でＳ
ｉを成長させると、0.1〜１nm／秒の速度で成長させる
ことができる。
次に、第８図（ｂ）に示すように、エピタキシャルＳｉ
層６″の表面に酸化膜あるいは絶縁膜５′をゲート絶縁
膜として形成する。このゲート絶縁膜５′の形成におい
てもＳｉ基板１′中の不純物の移動を抑えるため低温で
行なうことが望ましい。加圧雰囲気で酸化を行なうこと
により、低温においても容易に酸化膜を形成することが
できる。以下、第６図の実施例と同様にして、ゲート電
極４′、ソース、ドレイン領域２′、３′（本参考例で
は、ｐチャネルＭＯＳＦＥＴであるので、ｐ型の不純物
層）を形成する。
層６″の表面に酸化膜あるいは絶縁膜５′をゲート絶縁
膜として形成する。このゲート絶縁膜５′の形成におい
てもＳｉ基板１′中の不純物の移動を抑えるため低温で
行なうことが望ましい。加圧雰囲気で酸化を行なうこと
により、低温においても容易に酸化膜を形成することが
できる。以下、第６図の実施例と同様にして、ゲート電
極４′、ソース、ドレイン領域２′、３′（本参考例で
は、ｐチャネルＭＯＳＦＥＴであるので、ｐ型の不純物
層）を形成する。
第９図（ａ）〜（ｄ）は、第８図の参考例で行なった分
子線エピタキシャル法を用いて相補型ＭＯＳ（Ｃ−ＭＯ
Ｓ）を形成した第２の参考例を示す工程断面図である。
子線エピタキシャル法を用いて相補型ＭＯＳ（Ｃ−ＭＯ
Ｓ）を形成した第２の参考例を示す工程断面図である。
まず、第９図（ａ）に示すように、不純物濃度1015cm-3
のｐ型Ｓｉ基板21に、深さ約３μｍのｎ型ウェル22を形
成する。その後、素子分離のためにｐ型不純物をイオン
打込みにより選択的に導入し、ｐ型不純物層24、24′、
24″を形成し、次いで該素子分離領域に厚さ約１μｍの
厚い酸化膜23、23′、23″を形成する。
のｐ型Ｓｉ基板21に、深さ約３μｍのｎ型ウェル22を形
成する。その後、素子分離のためにｐ型不純物をイオン
打込みにより選択的に導入し、ｐ型不純物層24、24′、
24″を形成し、次いで該素子分離領域に厚さ約１μｍの
厚い酸化膜23、23′、23″を形成する。
次に、第９図（ｂ）に示すように、ｎチャネルＭＯＳＦ
ＥＴおよびｐチャネルＭＯＳＦＥＴのしきい電圧ＶTHを
制御するために、イオン打込みにより例えばｐ型の不純
物層（不純物濃度1016〜1017cm-3）25、26をそれぞれ形
成する。その後、基板温度を約600℃に保ち、分子線エ
ピタキシャル法を用いて不純物を含まないＳｉ層27、2
7′を約１Å／秒の速度で、Ｓｉ基板21上に厚さ15nm成
長させる。
ＥＴおよびｐチャネルＭＯＳＦＥＴのしきい電圧ＶTHを
制御するために、イオン打込みにより例えばｐ型の不純
物層（不純物濃度1016〜1017cm-3）25、26をそれぞれ形
成する。その後、基板温度を約600℃に保ち、分子線エ
ピタキシャル法を用いて不純物を含まないＳｉ層27、2
7′を約１Å／秒の速度で、Ｓｉ基板21上に厚さ15nm成
長させる。
次に、第９図（ｃ）に示すように、酸素雰囲気中、920
℃、６気圧の条件で30分酸化すると、Ｓｉ層27、27′上
に厚さ約10nmのゲート酸化膜28、28′が形成されると共
に、Ｓｉ層27、27′の厚さはこの酸化により約10nmとな
る。その後、酸化膜28、28′上に例えば厚さ300nmの多
結晶Ｓｉ膜を選択的に形成し、ゲート電極29、29′を形
成する。
℃、６気圧の条件で30分酸化すると、Ｓｉ層27、27′上
に厚さ約10nmのゲート酸化膜28、28′が形成されると共
に、Ｓｉ層27、27′の厚さはこの酸化により約10nmとな
る。その後、酸化膜28、28′上に例えば厚さ300nmの多
結晶Ｓｉ膜を選択的に形成し、ゲート電極29、29′を形
成する。
次に、第９図（ｄ）に示すように、ｎチャネルＭＯＳＦ
ＥＴ部分33にはｎ+型ソース、ドレイン領域30、31を、
またｐチャネルＭＯＳＦＥＴ部分34にはｐ+型ソース、
ドレイン領域30′、31′を、ゲート電極29、29′をそれ
ぞれマスクとしてイオン打込み法により形成する。この
後、層間絶縁膜32を被着し、該層間絶縁膜32のゲートま
たはドレインの所望の位置に電極引出し用の穴を選択的
に開け、例えばAl等の導電材料により相互配線（図示せ
ず）を設け、Ｃ−ＭＯＳを構成した。本参考例において
作成したＣ−ＭＯＳにおいても、伝達コンダクタンスを
向上させることができる。
ＥＴ部分33にはｎ+型ソース、ドレイン領域30、31を、
またｐチャネルＭＯＳＦＥＴ部分34にはｐ+型ソース、
ドレイン領域30′、31′を、ゲート電極29、29′をそれ
ぞれマスクとしてイオン打込み法により形成する。この
後、層間絶縁膜32を被着し、該層間絶縁膜32のゲートま
たはドレインの所望の位置に電極引出し用の穴を選択的
に開け、例えばAl等の導電材料により相互配線（図示せ
ず）を設け、Ｃ−ＭＯＳを構成した。本参考例において
作成したＣ−ＭＯＳにおいても、伝達コンダクタンスを
向上させることができる。
以上説明したように、本発明の半導体装置の製造方法に
よれば、所望のしきい電圧を得ると共に、キャリアの移
動度の低下を低減し、伝達コンダクタンスを向上させる
ことができる高性能の半導体装置を、従来の製造方法を
応用し、製造プロセスを複雑にすることなく、容易に実
現することができる。
よれば、所望のしきい電圧を得ると共に、キャリアの移
動度の低下を低減し、伝達コンダクタンスを向上させる
ことができる高性能の半導体装置を、従来の製造方法を
応用し、製造プロセスを複雑にすることなく、容易に実
現することができる。
第１図は、本発明の半導体装置の製造方法で製造したｎ
チャネルＭＯＳＦＥＴの断面図、第２図は、ゲート酸化
膜厚と、Ｓｉ基板の不純物濃度との関係を示す図、第３
図は、キャリアの移動度とＳｉ基板の全不純物濃度との
関係を示す図、第４図は、本発明の半導体装置の製造方
法で製造したｐチャネルＭＯＳＦＥＴの断面図、第５図
は、第４図のＭＯＳＦＥＴを説明するための図、第６図
（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の一
実施例を示す工程断面図、第７図（ａ）、（ｂ）は、そ
れぞれ従来および第６図の実施例の電流特性を測定した
結果を示す図、第８図（ａ）〜（ｃ）は、本発明の第１
の参考例の製造方法を示す工程断面図、第９図（ａ）〜
（ｄ）は、本発明の第２の参考例のＣ−ＭＯＳの製造方
法を示す工程断面図である。 １、21……ｐ形Ｓｉ基板 １′……ｎ型Ｓｉ基板 ２、３……ｎ型ソース、ドレイン領域 ２′、３′……ｐ型ソース、ドレイン領域 ４、４′……ゲート電極 ５、５′、29、29′……ゲート酸化膜 ６、６′、６″……低濃度不純物層 ７……空乏層 ８……ｐ型不純物層 ９……酸化膜 22……ｎ型ウェル 23、23′、23″……素子分離用酸化膜 24、24′、24″……ｐ型不純物層 25、26……ｐ型不純物層 27、27′……Ｓｉ層 28、28′……酸化膜 30、31……ｎ+型ソース、ドレイン領域 30′、31′……ｐ+型ソース、ドレイン領域 32……層間絶縁膜 33……ｎチャネルＭＯＳＦＥＴ部分 34……ｐチャネルＭＯＳＦＥＴ部分
チャネルＭＯＳＦＥＴの断面図、第２図は、ゲート酸化
膜厚と、Ｓｉ基板の不純物濃度との関係を示す図、第３
図は、キャリアの移動度とＳｉ基板の全不純物濃度との
関係を示す図、第４図は、本発明の半導体装置の製造方
法で製造したｐチャネルＭＯＳＦＥＴの断面図、第５図
は、第４図のＭＯＳＦＥＴを説明するための図、第６図
（ａ）〜（ｃ）は、本発明の半導体装置の製造方法の一
実施例を示す工程断面図、第７図（ａ）、（ｂ）は、そ
れぞれ従来および第６図の実施例の電流特性を測定した
結果を示す図、第８図（ａ）〜（ｃ）は、本発明の第１
の参考例の製造方法を示す工程断面図、第９図（ａ）〜
（ｄ）は、本発明の第２の参考例のＣ−ＭＯＳの製造方
法を示す工程断面図である。 １、21……ｐ形Ｓｉ基板 １′……ｎ型Ｓｉ基板 ２、３……ｎ型ソース、ドレイン領域 ２′、３′……ｐ型ソース、ドレイン領域 ４、４′……ゲート電極 ５、５′、29、29′……ゲート酸化膜 ６、６′、６″……低濃度不純物層 ７……空乏層 ８……ｐ型不純物層 ９……酸化膜 22……ｎ型ウェル 23、23′、23″……素子分離用酸化膜 24、24′、24″……ｐ型不純物層 25、26……ｐ型不純物層 27、27′……Ｓｉ層 28、28′……酸化膜 30、31……ｎ+型ソース、ドレイン領域 30′、31′……ｐ+型ソース、ドレイン領域 32……層間絶縁膜 33……ｎチャネルＭＯＳＦＥＴ部分 34……ｐチャネルＭＯＳＦＥＴ部分
───────────────────────────────────────────────────── フロントページの続き (72)発明者 青木 征男 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 久米 均 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 門田 比少 東京都小平市上水本町1448番地 日立超エ ル・エス・アイ・エンジニアリング株式会 社内 (56)参考文献 特開 昭56−33881（ＪＰ，Ａ) 特開 昭59−151464（ＪＰ，Ａ)
Claims (1)
- 【請求項１】所定の不純物濃度の第１導電型の不純物を
含むＭＯＳ型電界効果トランジスタの電流通路領域とな
る半導体基板の表面領域上に、上記半導体基板表面を酸
化して酸化膜を形成することによって、上記不純物を上
記酸化膜に吸収させ、上記表面領域の不純物濃度よりも
低い不純物濃度の電流通路領域を上記表面領域に形成す
る工程と、上記酸化膜を除去する工程と、上記電流通路
領域上にゲート絶縁膜を介してゲート電極を形成し、上
記ゲート電極の両側の上記半導体基板の表面領域に上記
第１導電型と反対導電型の第２導電型のソース、ドレイ
ン領域を形成する工程とを含んでなることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003481A JPH0638497B2 (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61003481A JPH0638497B2 (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62162360A JPS62162360A (ja) | 1987-07-18 |
| JPH0638497B2 true JPH0638497B2 (ja) | 1994-05-18 |
Family
ID=11558526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61003481A Expired - Lifetime JPH0638497B2 (ja) | 1986-01-13 | 1986-01-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0638497B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168322A (ja) * | 1999-12-03 | 2001-06-22 | Toshiba Corp | 半導体装置およびその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63169059A (ja) * | 1987-01-06 | 1988-07-13 | Seiko Instr & Electronics Ltd | 半導体装置及びその製造方法 |
| JP2660446B2 (ja) * | 1990-01-12 | 1997-10-08 | 三菱電機株式会社 | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| CN113394102A (zh) * | 2021-05-25 | 2021-09-14 | 上海华力集成电路制造有限公司 | Nmos器件制造方法和nmos器件 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5633881A (en) * | 1979-08-29 | 1981-04-04 | Hitachi Ltd | Manufacture of semiconductor device |
| JPS59151464A (ja) * | 1983-02-17 | 1984-08-29 | Nec Corp | Ｍｉｓトランジスタ及びその製造方法 |
-
1986
- 1986-01-13 JP JP61003481A patent/JPH0638497B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001168322A (ja) * | 1999-12-03 | 2001-06-22 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62162360A (ja) | 1987-07-18 |
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