JPH0582516A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0582516A JPH0582516A JP3272096A JP27209691A JPH0582516A JP H0582516 A JPH0582516 A JP H0582516A JP 3272096 A JP3272096 A JP 3272096A JP 27209691 A JP27209691 A JP 27209691A JP H0582516 A JPH0582516 A JP H0582516A
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Abstract
(57)【要約】
【目的】膜厚または断面形状の異なる素子分離用の酸化
膜を有することによって、デバイス特性の最適化と素子
分離能力の向上とを両立させる。 【構成】デザインルールの厳しい領域には、膜厚ｔ1 の
薄いＳｉＯ2 膜１４を用い、デザインルールの緩い領域
には、膜厚ｔ2 の厚いＳｉＯ2 膜１５を用いている。バ
ーズビークはＳｉＯ2 膜１５よりもＳｉＯ2 膜１４の方
が短く、デザインルールの厳しい領域でも、デバイス特
性に対するバーズビークの影響が少ない。一方、素子分
離能力はＳｉＯ2 膜１４よりもＳｉＯ2 膜１５の方が高
く、デザインルールの緩い領域では、高い素子分離能力
を得ることができる。
膜を有することによって、デバイス特性の最適化と素子
分離能力の向上とを両立させる。 【構成】デザインルールの厳しい領域には、膜厚ｔ1 の
薄いＳｉＯ2 膜１４を用い、デザインルールの緩い領域
には、膜厚ｔ2 の厚いＳｉＯ2 膜１５を用いている。バ
ーズビークはＳｉＯ2 膜１５よりもＳｉＯ2 膜１４の方
が短く、デザインルールの厳しい領域でも、デバイス特
性に対するバーズビークの影響が少ない。一方、素子分
離能力はＳｉＯ2 膜１４よりもＳｉＯ2 膜１５の方が高
く、デザインルールの緩い領域では、高い素子分離能力
を得ることができる。
Description
【０００１】
【産業上の利用分野】本願の発明は、酸化膜、特に選択
酸化法で形成された酸化膜で素子分離が行われている半
導体装置に関するものである。
酸化法で形成された酸化膜で素子分離が行われている半
導体装置に関するものである。
【０００２】
【従来の技術】半導体装置における素子分離技術の一つ
に誘電体分離があり、誘電体分離のうちで最もよく用い
られている方式として選択酸化（ＬＯＣＯＳ）法があ
る。この様な選択酸化法で素子分離が行われている従来
の半導体装置では、半導体装置の何れの領域において
も、同一の条件で形成された素子分離用の酸化膜が用い
られていた。
に誘電体分離があり、誘電体分離のうちで最もよく用い
られている方式として選択酸化（ＬＯＣＯＳ）法があ
る。この様な選択酸化法で素子分離が行われている従来
の半導体装置では、半導体装置の何れの領域において
も、同一の条件で形成された素子分離用の酸化膜が用い
られていた。
【０００３】ところで、選択酸化法では酸化膜にバーズ
ビークが発生し、酸化膜を厚くするに連れて、素子分離
能力は高くなるが、バーズビークの長さの２倍の値であ
る変換差が大きくなる。逆に、酸化膜を薄くするに連れ
て、変換差は小さくなるが、素子分離能力が低くなる。
ビークが発生し、酸化膜を厚くするに連れて、素子分離
能力は高くなるが、バーズビークの長さの２倍の値であ
る変換差が大きくなる。逆に、酸化膜を薄くするに連れ
て、変換差は小さくなるが、素子分離能力が低くなる。
【０００４】そして、デザインルールの厳しい領域で
は、酸化膜上の配線と半導体基板との間の容量や寄生Ｍ
ＯＳトランジスタの閾値電圧や狭チャネル効果等の各種
のデバイス特性に与える変換差の影響が大きい。このた
め、素子分離能力の低下をある程度犠牲にして、酸化膜
を薄くしなければならない。
は、酸化膜上の配線と半導体基板との間の容量や寄生Ｍ
ＯＳトランジスタの閾値電圧や狭チャネル効果等の各種
のデバイス特性に与える変換差の影響が大きい。このた
め、素子分離能力の低下をある程度犠牲にして、酸化膜
を薄くしなければならない。
【０００５】一方、デザインルールの緩い領域では、変
換差が多少大きくても、上述のデバイス特性に対してそ
れ程には影響がない。このため、酸化膜を厚くして、素
子分離能力を高めることができる。
換差が多少大きくても、上述のデバイス特性に対してそ
れ程には影響がない。このため、酸化膜を厚くして、素
子分離能力を高めることができる。
【０００６】
【発明が解決しようとする課題】ところが、既述の様
に、従来の半導体装置では、半導体装置の何れの領域に
おいても、同一の条件で形成された素子分離用の酸化膜
が用いられていた。このため、デザインルールの厳しい
領域における条件で酸化膜を形成するとデザインルール
の緩い領域における酸化膜の素子分離能力が犠牲にな
り、逆に、デザインルールの緩い領域における条件で酸
化膜を形成するとデザインルールの厳しい領域における
デバイス特性が犠牲になっていた。つまり、従来の半導
体装置では、デバイス特性の最適化と素子分離能力の向
上とを両立させることができなかった。
に、従来の半導体装置では、半導体装置の何れの領域に
おいても、同一の条件で形成された素子分離用の酸化膜
が用いられていた。このため、デザインルールの厳しい
領域における条件で酸化膜を形成するとデザインルール
の緩い領域における酸化膜の素子分離能力が犠牲にな
り、逆に、デザインルールの緩い領域における条件で酸
化膜を形成するとデザインルールの厳しい領域における
デバイス特性が犠牲になっていた。つまり、従来の半導
体装置では、デバイス特性の最適化と素子分離能力の向
上とを両立させることができなかった。
【０００７】
【課題を解決するための手段】請求項１の半導体装置で
は、膜厚ｔ1 が相対的に薄い素子分離用の第１の酸化膜
１４と、膜厚ｔ2 が相対的に厚い素子分離用の第２の酸
化膜１５とが半導体基板１１に設けられている。
は、膜厚ｔ1 が相対的に薄い素子分離用の第１の酸化膜
１４と、膜厚ｔ2 が相対的に厚い素子分離用の第２の酸
化膜１５とが半導体基板１１に設けられている。
【０００８】請求項２の半導体装置では、半導体基板１
１の表面よりも下方の部分の膜厚ｙ1 が相対的に薄い素
子分離用の第１の酸化膜３３と、前記下方の部分の膜厚
ｙ2 が相対的に厚い素子分離用の第２の酸化膜３４とが
前記半導体基板１１に設けられている。
１の表面よりも下方の部分の膜厚ｙ1 が相対的に薄い素
子分離用の第１の酸化膜３３と、前記下方の部分の膜厚
ｙ2 が相対的に厚い素子分離用の第２の酸化膜３４とが
前記半導体基板１１に設けられている。
【０００９】
【作用】請求項１の半導体装置では、素子分離用の第１
及び第２の酸化膜１４、１５を選択酸化法で形成した場
合、バーズビークは第２の酸化膜１５よりも第１の酸化
膜１４の方が短い。一方、素子分離能力は第１の酸化膜
１４よりも第２の酸化膜１５の方が高い。
及び第２の酸化膜１４、１５を選択酸化法で形成した場
合、バーズビークは第２の酸化膜１５よりも第１の酸化
膜１４の方が短い。一方、素子分離能力は第１の酸化膜
１４よりも第２の酸化膜１５の方が高い。
【００１０】請求項２の半導体装置では、素子分離用の
第１及び第２の酸化膜３３、３４を選択酸化法で形成し
た場合、各々の全体的な膜厚が互いに等しくても、バー
ズビークは第２の酸化膜３４よりも第１の酸化膜３３の
方が短い。一方、素子分離能力は第１の酸化膜３３より
も第２の酸化膜３４の方が高い。
第１及び第２の酸化膜３３、３４を選択酸化法で形成し
た場合、各々の全体的な膜厚が互いに等しくても、バー
ズビークは第２の酸化膜３４よりも第１の酸化膜３３の
方が短い。一方、素子分離能力は第１の酸化膜３３より
も第２の酸化膜３４の方が高い。
【００１１】
【実施例】以下、本願の発明の第１及び第２実施例を、
図１〜１８を参照しながら説明する。
図１〜１８を参照しながら説明する。
【００１２】図１が第１実施例を示しており、図２〜８
がその製造工程を示している。この第１実施例では、図
１に示す様に、Ｓｉ基板１１のうちで半導体メモリにお
けるメモリセル領域等の様にデザインルールの厳しい領
域１２と周辺回路領域等の様にデザインルールの緩い領
域１３とでは、選択酸化法で形成された素子分離用のＳ
ｉＯ2 膜１４、１５の膜厚ｔ1 、ｔ2 が互いに相違して
いる。即ち、ＳｉＯ2 膜１４の膜厚ｔ1 は３００ｎｍ程
度と相対的に薄く、ＳｉＯ2 膜１５の膜厚ｔ2 は４００
ｎｍ程度と相対的に厚い。
がその製造工程を示している。この第１実施例では、図
１に示す様に、Ｓｉ基板１１のうちで半導体メモリにお
けるメモリセル領域等の様にデザインルールの厳しい領
域１２と周辺回路領域等の様にデザインルールの緩い領
域１３とでは、選択酸化法で形成された素子分離用のＳ
ｉＯ2 膜１４、１５の膜厚ｔ1 、ｔ2 が互いに相違して
いる。即ち、ＳｉＯ2 膜１４の膜厚ｔ1 は３００ｎｍ程
度と相対的に薄く、ＳｉＯ2 膜１５の膜厚ｔ2 は４００
ｎｍ程度と相対的に厚い。
【００１３】この様な第１実施例を製造するためには、
図２に示す様に、Ｓｉ基板１１をまず拡散炉で酸化し
て、その表面に膜厚が１００Å程度のＳｉＯ2膜１６を
形成する。そして、膜厚が５００〜１０００Å程度の多
結晶Ｓｉ膜１７をＣＶＤ法でＳｉＯ2 膜１６上に形成
し、更に、膜厚が１０００〜２０００Å程度のＳｉＮ膜
２１をＣＶＤ法で多結晶Ｓｉ膜１７上に形成する。
図２に示す様に、Ｓｉ基板１１をまず拡散炉で酸化し
て、その表面に膜厚が１００Å程度のＳｉＯ2膜１６を
形成する。そして、膜厚が５００〜１０００Å程度の多
結晶Ｓｉ膜１７をＣＶＤ法でＳｉＯ2 膜１６上に形成
し、更に、膜厚が１０００〜２０００Å程度のＳｉＮ膜
２１をＣＶＤ法で多結晶Ｓｉ膜１７上に形成する。
【００１４】次に、レジスト２２（図３）をＳｉＮ膜２
１上の全面に塗布し、図３に示す様に、領域１３の素子
分離領域のパターンにレジスト２２をパターニングす
る。そして、レジスト２２をマスクにしたＲＩＥ等によ
って、図４に示す様に、ＳｉＮ膜２１と多結晶Ｓｉ膜１
７の一部とを除去して、開口２３を形成する。その後、
レジスト２２をアッシング等で除去する。
１上の全面に塗布し、図３に示す様に、領域１３の素子
分離領域のパターンにレジスト２２をパターニングす
る。そして、レジスト２２をマスクにしたＲＩＥ等によ
って、図４に示す様に、ＳｉＮ膜２１と多結晶Ｓｉ膜１
７の一部とを除去して、開口２３を形成する。その後、
レジスト２２をアッシング等で除去する。
【００１５】次に、拡散炉で酸化を行って、図５に示す
様に、２００ｎｍ程度の膜厚ｔ3 のＳｉＯ2 膜１５を開
口２３に対応して形成する。この時、領域１２は酸化防
止膜であるＳｉＮ膜２１で覆っているので、領域１２に
はまだＳｉＯ2 膜１４が形成されない。
様に、２００ｎｍ程度の膜厚ｔ3 のＳｉＯ2 膜１５を開
口２３に対応して形成する。この時、領域１２は酸化防
止膜であるＳｉＮ膜２１で覆っているので、領域１２に
はまだＳｉＯ2 膜１４が形成されない。
【００１６】次に、再びレジスト２４（図６）を全面に
塗布し、図６に示す様に、今度は領域１２の素子分離領
域のパターンにレジスト２４をパターニングする。そし
て、レジスト２４をマスクにしたＲＩＥ等によって、図
７に示す様に、ＳｉＮ膜２１と多結晶Ｓｉ膜１７の一部
とを除去して、開口２５を形成する。その後、レジスト
２４をアッシング等で除去する。
塗布し、図６に示す様に、今度は領域１２の素子分離領
域のパターンにレジスト２４をパターニングする。そし
て、レジスト２４をマスクにしたＲＩＥ等によって、図
７に示す様に、ＳｉＮ膜２１と多結晶Ｓｉ膜１７の一部
とを除去して、開口２５を形成する。その後、レジスト
２４をアッシング等で除去する。
【００１７】次に、拡散炉で酸化を行って、図８に示す
様に、３００ｎｍ程度の膜厚ｔ1 のＳｉＯ2 膜１４を開
口２５に対応して形成する。この時、既に形成されてい
るＳｉＯ2 膜１５も４００ｎｍ程度の膜厚ｔ2 になる。
その後、ＳｉＮ膜２１、多結晶Ｓｉ膜１７及びＳｉＯ2
膜１６をウェットエッチングまたはドライエッチングで
除去して、図１に示した第１実施例を得る。
様に、３００ｎｍ程度の膜厚ｔ1 のＳｉＯ2 膜１４を開
口２５に対応して形成する。この時、既に形成されてい
るＳｉＯ2 膜１５も４００ｎｍ程度の膜厚ｔ2 になる。
その後、ＳｉＮ膜２１、多結晶Ｓｉ膜１７及びＳｉＯ2
膜１６をウェットエッチングまたはドライエッチングで
除去して、図１に示した第１実施例を得る。
【００１８】図９〜１２は、第１実施例の別の製造工程
を示している。この製造工程は、上述の図８の工程で、
既に形成されているＳｉＯ2 膜１５の膜厚がｔ3 からｔ
2 へ増加するのが適切でない場合のためのものである。
を示している。この製造工程は、上述の図８の工程で、
既に形成されているＳｉＯ2 膜１５の膜厚がｔ3 からｔ
2 へ増加するのが適切でない場合のためのものである。
【００１９】この製造工程でも、図２〜５までは上述の
製造工程と略同様の工程を実行するが、図５の製造工程
では、ＳｉＯ2 膜１５の膜厚を２００ｎｍ程度であるｔ
3 ではなく、当初から４００ｎｍ程度であるｔ2 にして
おく。その後、図９に示す様に、ＳｉＮ膜２１及び多結
晶Ｓｉ膜１７をウェットエッチングまたはドライエッチ
ングで除去する。
製造工程と略同様の工程を実行するが、図５の製造工程
では、ＳｉＯ2 膜１５の膜厚を２００ｎｍ程度であるｔ
3 ではなく、当初から４００ｎｍ程度であるｔ2 にして
おく。その後、図９に示す様に、ＳｉＮ膜２１及び多結
晶Ｓｉ膜１７をウェットエッチングまたはドライエッチ
ングで除去する。
【００２０】次に、図１０に示す様に、再び多結晶Ｓｉ
膜２６とＳｉＮ膜２７とをＣＶＤ法で順次に全面に形成
し、図１１に示す様に、レジスト２４と同様のパターン
のレジスト３１をＳｉＮ膜２７上に形成する。
膜２６とＳｉＮ膜２７とをＣＶＤ法で順次に全面に形成
し、図１１に示す様に、レジスト２４と同様のパターン
のレジスト３１をＳｉＮ膜２７上に形成する。
【００２１】次に、レジスト３１をマスクにしたＲＩＥ
等によって、図１２に示す様に、ＳｉＮ膜２７と多結晶
Ｓｉ膜１６の一部とを除去して、開口３２を形成する。
その後、レジスト３１をアッシング等で除去する。
等によって、図１２に示す様に、ＳｉＮ膜２７と多結晶
Ｓｉ膜１６の一部とを除去して、開口３２を形成する。
その後、レジスト３１をアッシング等で除去する。
【００２２】次に、拡散炉で酸化を行って、図１に示し
た様に、３００ｎｍ程度の膜厚ｔ1 のＳｉＯ2 膜１４を
開口３２に対応して形成する。この時、既に形成されて
いるＳｉＯ2 膜１５は酸化防止膜であるＳｉＮ膜２７で
覆っているので、このＳｉＯ2 膜１４の膜厚は４００ｎ
ｍ程度であるｔ2 のままである。その後、ＳｉＮ膜２
７、多結晶Ｓｉ膜２６及びＳｉＯ2 膜１６をウェットエ
ッチングまたはドライエッチングで除去して、図１に示
した第１実施例を得る。
た様に、３００ｎｍ程度の膜厚ｔ1 のＳｉＯ2 膜１４を
開口３２に対応して形成する。この時、既に形成されて
いるＳｉＯ2 膜１５は酸化防止膜であるＳｉＮ膜２７で
覆っているので、このＳｉＯ2 膜１４の膜厚は４００ｎ
ｍ程度であるｔ2 のままである。その後、ＳｉＮ膜２
７、多結晶Ｓｉ膜２６及びＳｉＯ2 膜１６をウェットエ
ッチングまたはドライエッチングで除去して、図１に示
した第１実施例を得る。
【００２３】なお、第１実施例を製造するための上述の
何れの工程においても、ＳｉＯ2 膜１４、１５のバーズ
ビークを短くするために、ＳｉＯ2 膜１６よりも酸素の
拡散係数が小さい多結晶Ｓｉ膜１７、２６をＳｉＯ2 膜
１６とＳｉＮ膜２１、２７との間に用いているが、多結
晶Ｓｉ膜１７、２６は必ずしも必要ではない。
何れの工程においても、ＳｉＯ2 膜１４、１５のバーズ
ビークを短くするために、ＳｉＯ2 膜１６よりも酸素の
拡散係数が小さい多結晶Ｓｉ膜１７、２６をＳｉＯ2 膜
１６とＳｉＮ膜２１、２７との間に用いているが、多結
晶Ｓｉ膜１７、２６は必ずしも必要ではない。
【００２４】図１３は第２実施例を示しており、図１４
〜１８がその製造工程を示している。この第２実施例で
は、図１３に示す様に、デザインルールの厳しい領域１
２とデザインルールの緩い領域１３とでは、選択酸化法
で形成された素子分離用のＳｉＯ2 膜３３、３４の各々
の全体的な膜厚は互いに等しいが、ＳｉＯ2 膜３３のう
ちでＳｉ基板１１の表面よりも下方の部分の膜厚ｙ1 が
ＳｉＯ2 膜３４のうちでＳｉ基板１１の表面よりも下方
の部分の膜厚ｙ2 に比べて薄い。
〜１８がその製造工程を示している。この第２実施例で
は、図１３に示す様に、デザインルールの厳しい領域１
２とデザインルールの緩い領域１３とでは、選択酸化法
で形成された素子分離用のＳｉＯ2 膜３３、３４の各々
の全体的な膜厚は互いに等しいが、ＳｉＯ2 膜３３のう
ちでＳｉ基板１１の表面よりも下方の部分の膜厚ｙ1 が
ＳｉＯ2 膜３４のうちでＳｉ基板１１の表面よりも下方
の部分の膜厚ｙ2 に比べて薄い。
【００２５】この様な第２実施例を製造するためには、
図１４に示す様に、図２の工程と同様にして、ＳｉＮ膜
２１までをＳｉ基板１１上に形成する。そして、レジス
ト３５（図１５）をＳｉＮ膜２１上の全面に塗布し、図
１５に示す様に、領域１２の素子分離領域のパターンに
レジスト３５をパターニングする。
図１４に示す様に、図２の工程と同様にして、ＳｉＮ膜
２１までをＳｉ基板１１上に形成する。そして、レジス
ト３５（図１５）をＳｉＮ膜２１上の全面に塗布し、図
１５に示す様に、領域１２の素子分離領域のパターンに
レジスト３５をパターニングする。
【００２６】次に、レジスト３５をマスクにしたＲＩＥ
等によって、図１６に示す様に、ＳｉＮ膜２１と多結晶
Ｓｉ膜１７の一部とを除去して、開口３６を形成する。
この時の多結晶Ｓｉ膜１７のうちで開口３６下の残りの
部分の膜厚をｔ4 とする。その後、レジスト３５をアッ
シング等で除去する。
等によって、図１６に示す様に、ＳｉＮ膜２１と多結晶
Ｓｉ膜１７の一部とを除去して、開口３６を形成する。
この時の多結晶Ｓｉ膜１７のうちで開口３６下の残りの
部分の膜厚をｔ4 とする。その後、レジスト３５をアッ
シング等で除去する。
【００２７】次に、再びレジスト３７（図１７）を全面
に塗布し、図１７に示す様に、今度は領域１３の素子分
離領域のパターンにレジスト３７をパターニングする。
そして、レジスト３７をマスクにしたＲＩＥ等によっ
て、図１８に示す様に、ＳｉＮ膜２１と多結晶Ｓｉ膜１
７の一部とを除去して、開口３８を形成する。この時の
多結晶Ｓｉ膜１７のうちで開口３８下の残りの部分の膜
厚をｔ5とすると、膜厚ｔ5 は膜厚ｔ4 よりも薄くす
る。その後、レジスト２４をアッシング等で除去する。
に塗布し、図１７に示す様に、今度は領域１３の素子分
離領域のパターンにレジスト３７をパターニングする。
そして、レジスト３７をマスクにしたＲＩＥ等によっ
て、図１８に示す様に、ＳｉＮ膜２１と多結晶Ｓｉ膜１
７の一部とを除去して、開口３８を形成する。この時の
多結晶Ｓｉ膜１７のうちで開口３８下の残りの部分の膜
厚をｔ5とすると、膜厚ｔ5 は膜厚ｔ4 よりも薄くす
る。その後、レジスト２４をアッシング等で除去する。
【００２８】次に、拡散炉で酸化を行い、開口３６、３
８に対応して、図１３に示したＳｉＯ2 膜３３、３４を
形成する。この時、多結晶Ｓｉ膜１７のうちで開口３
６、３８下の残りの部分の膜厚ｔ4 、ｔ5 が互いに相違
しているので、ＳｉＯ2 膜３３、３４のうちでＳｉ基板
１１が酸化されて形成された部分の膜厚ｙ1 、ｙ2 が互
いに相違し、その結果、ＳｉＯ2 膜３３、３４の変換差
も相違する。
８に対応して、図１３に示したＳｉＯ2 膜３３、３４を
形成する。この時、多結晶Ｓｉ膜１７のうちで開口３
６、３８下の残りの部分の膜厚ｔ4 、ｔ5 が互いに相違
しているので、ＳｉＯ2 膜３３、３４のうちでＳｉ基板
１１が酸化されて形成された部分の膜厚ｙ1 、ｙ2 が互
いに相違し、その結果、ＳｉＯ2 膜３３、３４の変換差
も相違する。
【００２９】その後、ＳｉＮ膜２１、多結晶Ｓｉ膜１７
及びＳｉＯ2 膜１６をウェットエッチングまたはドライ
エッチングで除去して、図１３に示した第２実施例を得
る。以上の様な第２実施例のための製造工程を、第１実
施例のための既述の製造工程と比較すると、選択酸化が
１回でよいので、その分だけ工程が少ない。
及びＳｉＯ2 膜１６をウェットエッチングまたはドライ
エッチングで除去して、図１３に示した第２実施例を得
る。以上の様な第２実施例のための製造工程を、第１実
施例のための既述の製造工程と比較すると、選択酸化が
１回でよいので、その分だけ工程が少ない。
【００３０】
【発明の効果】本願の発明による半導体装置では、バー
ズビークは第２の酸化膜よりも第１の酸化膜の方が短
く、素子分離能力は第１の酸化膜よりも第２の酸化膜の
方が高いので、デザインルールの厳しい領域に第１の酸
化膜を用い、デザインルールの緩い領域に第２の酸化膜
を用いることによって、デバイス特性の最適化と素子分
離能力の向上とを両立させることができる。
ズビークは第２の酸化膜よりも第１の酸化膜の方が短
く、素子分離能力は第１の酸化膜よりも第２の酸化膜の
方が高いので、デザインルールの厳しい領域に第１の酸
化膜を用い、デザインルールの緩い領域に第２の酸化膜
を用いることによって、デバイス特性の最適化と素子分
離能力の向上とを両立させることができる。
【図１】本願の発明の第１実施例の側断面図である。
【図２】第１実施例を製造するための最初の工程を示す
側断面図である。
側断面図である。
【図３】図２に続く工程を示す側断面図である。
【図４】図３に続く工程を示す側断面図である。
【図５】図４に続く工程を示す側断面図である。
【図６】図５に続く工程を示す側断面図である。
【図７】図６に続く工程を示す側断面図である。
【図８】図７に続く工程を示す側断面図である。
【図９】第１実施例を別の方法で製造するための最初の
工程を示す側断面図である。
工程を示す側断面図である。
【図１０】図９に続く工程を示す側断面図である。
【図１１】図１０に続く工程を示す側断面図である。
【図１２】図１１に続く工程を示す側断面図である。
【図１３】第２実施例の側断面図である。
【図１４】第２実施例を製造するための最初の工程を示
す側断面図である。
す側断面図である。
【図１５】図１４に続く工程を示す側断面図である。
【図１６】図１５に続く工程を示す側断面図である。
【図１７】図１６に続く工程を示す側断面図である。
【図１８】図１７に続く工程を示す側断面図である。
１１ Ｓｉ基板 １４ ＳｉＯ2 膜 １５ ＳｉＯ2 膜 ３３ ＳｉＯ2 膜 ３４ ＳｉＯ2 膜
Claims (2)
- 【請求項１】膜厚が相対的に薄い素子分離用の第１の酸
化膜と、 膜厚が相対的に厚い素子分離用の第２の酸化膜とが半導
体基板に設けられている半導体装置。 - 【請求項２】半導体基板の表面よりも下方の部分の膜厚
が相対的に薄い素子分離用の第１の酸化膜と、 前記下方の部分の膜厚が相対的に厚い素子分離用の第２
の酸化膜とが前記半導体基板に設けられている半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272096A JPH0582516A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3272096A JPH0582516A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0582516A true JPH0582516A (ja) | 1993-04-02 |
Family
ID=17509025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3272096A Pending JPH0582516A (ja) | 1991-09-24 | 1991-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0582516A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008252A1 (en) * | 1996-08-22 | 1998-02-26 | Advanced Micro Devices, Inc. | Method for differential fieldox growth |
-
1991
- 1991-09-24 JP JP3272096A patent/JPH0582516A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998008252A1 (en) * | 1996-08-22 | 1998-02-26 | Advanced Micro Devices, Inc. | Method for differential fieldox growth |
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