JPH08186105A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08186105A JPH08186105A JP33868294A JP33868294A JPH08186105A JP H08186105 A JPH08186105 A JP H08186105A JP 33868294 A JP33868294 A JP 33868294A JP 33868294 A JP33868294 A JP 33868294A JP H08186105 A JPH08186105 A JP H08186105A
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Abstract
(57)【要約】
【目的】 寸法変換差によって制限されていた集積度の
向上を図ることができる半導体装置の製造方法を提供す
る。 【構成】 １回目の熱酸化によって、領域４の開口部６
に素子分離絶縁膜７を形成する。その後、同様に領域５
に開口部８を形成して二回目の熱酸化を行う。このと
き、開口部８には素子分離絶縁膜９が形成され、同時に
既に形成されている素子分離絶縁膜７の膜厚は増大す
る。膜厚の厚い素子分離絶縁膜７のバーズビークは大き
く、薄い素子分離絶縁膜９のバーズビークは小さいの
で、素子分離絶縁膜９の寸法変換差は素子分離絶縁膜７
の寸法変換差より小さい。領域４には、要求されるしき
い値電圧がＶtf1 の寄生ＭＯＳトランジスタを、領域５
には、要求されるしきい値電圧がＶtf2 （Ｖtf1 ＞Ｖtf
2 ）の寄生ＭＯＳトランジスタを形成する。
向上を図ることができる半導体装置の製造方法を提供す
る。 【構成】 １回目の熱酸化によって、領域４の開口部６
に素子分離絶縁膜７を形成する。その後、同様に領域５
に開口部８を形成して二回目の熱酸化を行う。このと
き、開口部８には素子分離絶縁膜９が形成され、同時に
既に形成されている素子分離絶縁膜７の膜厚は増大す
る。膜厚の厚い素子分離絶縁膜７のバーズビークは大き
く、薄い素子分離絶縁膜９のバーズビークは小さいの
で、素子分離絶縁膜９の寸法変換差は素子分離絶縁膜７
の寸法変換差より小さい。領域４には、要求されるしき
い値電圧がＶtf1 の寄生ＭＯＳトランジスタを、領域５
には、要求されるしきい値電圧がＶtf2 （Ｖtf1 ＞Ｖtf
2 ）の寄生ＭＯＳトランジスタを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、LOCOS 法を用いて素子
分離を行う半導体装置の製造方法に関するものである。
分離を行う半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳトランジスタ等の半導体装
置の製造方法において、LOCOS 法が用いられている。こ
のLOCOS 法は、半導体装置における素子分離方法として
広く用いられている。このLOCOS 法を工程順に説明する
と、例えば図７に示すように、シリコン基板１０１上
に、１０〜５０nm程度の酸化シリコン膜１０２を堆積さ
せ、その上に窒化シリコン膜１０３を堆積させたあと、
フォトリソグラフィー及びドライエッチングによって、
窒化シリコン膜１０３に開口部１０４を形成する。同図
において、ａは開口部１０４の幅を示す。
置の製造方法において、LOCOS 法が用いられている。こ
のLOCOS 法は、半導体装置における素子分離方法として
広く用いられている。このLOCOS 法を工程順に説明する
と、例えば図７に示すように、シリコン基板１０１上
に、１０〜５０nm程度の酸化シリコン膜１０２を堆積さ
せ、その上に窒化シリコン膜１０３を堆積させたあと、
フォトリソグラフィー及びドライエッチングによって、
窒化シリコン膜１０３に開口部１０４を形成する。同図
において、ａは開口部１０４の幅を示す。
【０００３】次に、図８に示すように、熱酸化を行うこ
とによって、上記開口部１０４の領域に素子分離絶縁膜
１０５を形成する。そして、ウェットエッチングを行っ
て窒化シリコン膜１０３、及びこの窒化シリコン膜１０
３直下の酸化シリコン膜１０２を除去することにより、
図９に示すように、素子分離を完了する。尚、図９にお
いて、ｂは形成された素子分離絶縁膜１０５の幅であ
る。
とによって、上記開口部１０４の領域に素子分離絶縁膜
１０５を形成する。そして、ウェットエッチングを行っ
て窒化シリコン膜１０３、及びこの窒化シリコン膜１０
３直下の酸化シリコン膜１０２を除去することにより、
図９に示すように、素子分離を完了する。尚、図９にお
いて、ｂは形成された素子分離絶縁膜１０５の幅であ
る。
【０００４】素子分離が行われると、素子分離絶縁膜１
０５の両側の素子形成領域に、本来の回路素子（図示せ
ず）が形成され、さらにこれらの回路素子及び素子分離
絶縁膜１０５の上部には、電極配線などが形成される。
この場合、各回路素子は、素子分離絶縁膜１０５によっ
て、互いに電気的な絶縁が確保される。
０５の両側の素子形成領域に、本来の回路素子（図示せ
ず）が形成され、さらにこれらの回路素子及び素子分離
絶縁膜１０５の上部には、電極配線などが形成される。
この場合、各回路素子は、素子分離絶縁膜１０５によっ
て、互いに電気的な絶縁が確保される。
【０００５】
【発明が解決しようとする課題】前記のようにして素子
分離絶縁膜１０５を形成すると、熱酸化の際に素子絶縁
膜１０５の端部に形成されるいわゆるバーズビーク１０
５ａ、１０５ｂに起因して、上記開口部１０４の幅ａと
素子分離絶縁膜１０５の幅ｂとの間には、ｂ−ａの寸法
変換差が生じる。この寸法変換差ｂ−ａは、素子分離絶
縁膜１０５の厚さを厚くするほど大きくなる傾向があ
る。一方、素子分離絶縁膜１０５は、素子分離領域に形
成される寄生ＭＯＳトランジスタのゲート絶縁膜ともな
るが、このゲート絶縁膜が厚くなるほど、寄生ＭＯＳト
ランジスタのしきい値電圧Ｖtfは高くなる。
分離絶縁膜１０５を形成すると、熱酸化の際に素子絶縁
膜１０５の端部に形成されるいわゆるバーズビーク１０
５ａ、１０５ｂに起因して、上記開口部１０４の幅ａと
素子分離絶縁膜１０５の幅ｂとの間には、ｂ−ａの寸法
変換差が生じる。この寸法変換差ｂ−ａは、素子分離絶
縁膜１０５の厚さを厚くするほど大きくなる傾向があ
る。一方、素子分離絶縁膜１０５は、素子分離領域に形
成される寄生ＭＯＳトランジスタのゲート絶縁膜ともな
るが、このゲート絶縁膜が厚くなるほど、寄生ＭＯＳト
ランジスタのしきい値電圧Ｖtfは高くなる。
【０００６】ところで、素子分離絶縁膜１０５の幅ｂの
領域には回路素子を形成することはできないため、ＬＳ
Ｉの集積度を向上させるためには、このｂを小さくして
素子形成領域の面積を大きくすることが望ましい。しか
し、開口部１０４の幅ａは、フォトリソグラフィーの露
光限界によって決まるため、同一のデザインルールのも
とでは、ａの値を小さくするには限界がある。また、素
子形成領域の回路素子同士の電気的絶縁を確保するため
には、寄生ＭＯＳトランジスタのしきい値電圧Ｖtfとし
てある程度以上の大きさを確保しなければならない。
領域には回路素子を形成することはできないため、ＬＳ
Ｉの集積度を向上させるためには、このｂを小さくして
素子形成領域の面積を大きくすることが望ましい。しか
し、開口部１０４の幅ａは、フォトリソグラフィーの露
光限界によって決まるため、同一のデザインルールのも
とでは、ａの値を小さくするには限界がある。また、素
子形成領域の回路素子同士の電気的絶縁を確保するため
には、寄生ＭＯＳトランジスタのしきい値電圧Ｖtfとし
てある程度以上の大きさを確保しなければならない。
【０００７】一方、寄生ＭＯＳトランジスタに要求され
るしきい値電圧Ｖtfは、それがＰウェルに形成されるも
のか、Ｎウェルに形成されるものかによって異なる場合
がある。しかしながら、従来は、高いしきい値電圧Ｖtf
が要求される寄生ＭＯＳトランジスタを基準として、一
様な厚さの素子分離絶縁膜１０５を形成していた。この
ため、本来要求されるしきい値電圧が低く寸法変換差が
小さくて済む寄生ＭＯＳトランジスタの寸法変換差も膜
厚の厚い素子分離絶縁膜の寸法変換差に揃えられ、その
分素子形成領域の面積が減少して、半導体装置の集積度
の向上が妨げられるという問題があった。
るしきい値電圧Ｖtfは、それがＰウェルに形成されるも
のか、Ｎウェルに形成されるものかによって異なる場合
がある。しかしながら、従来は、高いしきい値電圧Ｖtf
が要求される寄生ＭＯＳトランジスタを基準として、一
様な厚さの素子分離絶縁膜１０５を形成していた。この
ため、本来要求されるしきい値電圧が低く寸法変換差が
小さくて済む寄生ＭＯＳトランジスタの寸法変換差も膜
厚の厚い素子分離絶縁膜の寸法変換差に揃えられ、その
分素子形成領域の面積が減少して、半導体装置の集積度
の向上が妨げられるという問題があった。
【０００８】本発明は、上記事情に基づいてなされたも
のであり、寸法変換差によって制限されていた集積度の
向上を図ることができる半導体装置の製造方法を提供す
ることを目的とするものである。
のであり、寸法変換差によって制限されていた集積度の
向上を図ることができる半導体装置の製造方法を提供す
ることを目的とするものである。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するために、第１の領域と第２の領域を有する基板上
に酸化シリコン膜を堆積し、この上に窒化シリコン膜を
堆積する工程と、この窒化シリコン膜の前記第１の領域
に対応する箇所を部分的に除去して、前記酸化シリコン
膜を露出させる工程と、この工程により露出した酸化シ
リコン膜を酸化させて第１の素子分離膜を形成する工程
と、前記窒化シリコン膜の前記第２の領域に対応する箇
所を部分的に除去して、前記酸化シリコン膜を露出させ
る工程と、この工程により露出した酸化シリコン膜を酸
化させて第２の素子分離膜を形成するとともに、前記第
１の素子分離膜を酸化させる工程とを有することを特徴
とするものである。
成するために、第１の領域と第２の領域を有する基板上
に酸化シリコン膜を堆積し、この上に窒化シリコン膜を
堆積する工程と、この窒化シリコン膜の前記第１の領域
に対応する箇所を部分的に除去して、前記酸化シリコン
膜を露出させる工程と、この工程により露出した酸化シ
リコン膜を酸化させて第１の素子分離膜を形成する工程
と、前記窒化シリコン膜の前記第２の領域に対応する箇
所を部分的に除去して、前記酸化シリコン膜を露出させ
る工程と、この工程により露出した酸化シリコン膜を酸
化させて第２の素子分離膜を形成するとともに、前記第
１の素子分離膜を酸化させる工程とを有することを特徴
とするものである。
【００１０】
【作用】本発明は、前記の構成により、第２の素子分離
絶縁膜の厚さは第１の素子分離絶縁膜の厚さよりも薄く
なり、このため第２の素子分離絶縁膜のバーズビークの
寸法を小さくできるので、第２の素子分離絶縁膜をゲー
ト絶縁膜とする寄生ＭＯＳトランジスタの寸法変換差を
小さくすることができる。このとき、第１の素子分離絶
縁膜をゲート絶縁膜とする寄生ＭＯＳトランジスタのし
きい値電圧は、第２の素子分離絶縁膜をゲート絶縁膜と
する寄生ＭＯＳトランジスタのしきい値電圧よりも高く
なる。
絶縁膜の厚さは第１の素子分離絶縁膜の厚さよりも薄く
なり、このため第２の素子分離絶縁膜のバーズビークの
寸法を小さくできるので、第２の素子分離絶縁膜をゲー
ト絶縁膜とする寄生ＭＯＳトランジスタの寸法変換差を
小さくすることができる。このとき、第１の素子分離絶
縁膜をゲート絶縁膜とする寄生ＭＯＳトランジスタのし
きい値電圧は、第２の素子分離絶縁膜をゲート絶縁膜と
する寄生ＭＯＳトランジスタのしきい値電圧よりも高く
なる。
【００１１】
【実施例】以下、図面を参照して、本発明の一実施例に
ついて説明する。図１〜図６は、本実施例の製造方法を
工程順に示した半導体装置の概略断面図である。これら
の各図において、１はシリコン基板であり、このシリコ
ン基板１の左側を領域４、右側を領域５とする。
ついて説明する。図１〜図６は、本実施例の製造方法を
工程順に示した半導体装置の概略断面図である。これら
の各図において、１はシリコン基板であり、このシリコ
ン基板１の左側を領域４、右側を領域５とする。
【００１２】まず、図１に示すように、シリコン基板１
上に酸化シリコン膜２を形成し、その上に更に窒化シリ
コン膜３を形成する。ここで、領域４には、要求される
しきい値電圧がＶtf1 の寄生ＭＯＳトランジスタを、領
域５には、要求されるしきい値電圧がＶtf2 の寄生ＭＯ
Ｓトランジスタを形成し、両しきい値電圧の間には、Ｖ
tf1 ＞Ｖtf2 の関係があるものとする。
上に酸化シリコン膜２を形成し、その上に更に窒化シリ
コン膜３を形成する。ここで、領域４には、要求される
しきい値電圧がＶtf1 の寄生ＭＯＳトランジスタを、領
域５には、要求されるしきい値電圧がＶtf2 の寄生ＭＯ
Ｓトランジスタを形成し、両しきい値電圧の間には、Ｖ
tf1 ＞Ｖtf2 の関係があるものとする。
【００１３】酸化シリコン膜２及び窒化シリコン膜３を
堆積させた図１のシリコン基板１について、領域４にお
いて、フォトリソグラフィー及びエッチングによって窒
化シリコン膜３をパターニングし、図２に示すように、
第１の開口部６を形成する。その結果、開口部６の底部
には、図２に示すように、酸化シリコン膜２が露出す
る。ここで、開口部６の幅をａ1 とする。この状態で一
回目の熱酸化を行う。この酸化により、露出された酸化
シリコン膜２が成長し、図３に示すように、素子分離絶
縁膜７が形成される。
堆積させた図１のシリコン基板１について、領域４にお
いて、フォトリソグラフィー及びエッチングによって窒
化シリコン膜３をパターニングし、図２に示すように、
第１の開口部６を形成する。その結果、開口部６の底部
には、図２に示すように、酸化シリコン膜２が露出す
る。ここで、開口部６の幅をａ1 とする。この状態で一
回目の熱酸化を行う。この酸化により、露出された酸化
シリコン膜２が成長し、図３に示すように、素子分離絶
縁膜７が形成される。
【００１４】次に、領域５に対して、領域４に対して行
ったのと同様に、フォトリソグラフィー及びエッチング
によって窒化シリコン膜３をパターニングして第２の開
口部８を形成し、図４に示すように酸化シリコン膜２を
露出させる。ここで、開口部８の幅をａ2 とする。この
状態で、二回目の熱酸化を施す。これにより、開口部８
には、図５に示すように、第２の素子分離絶縁膜９が形
成される。このとき、既に形成されている第１の開口部
６の第１の素子分離絶縁膜７も、同時に熱酸化されるの
で、素子分離絶縁膜７は更に成長して膜厚が増大する。
したがって、第１の素子分離絶縁膜７の最終的な膜厚
は、一回目と二回目の熱酸化の合計で決定される。
ったのと同様に、フォトリソグラフィー及びエッチング
によって窒化シリコン膜３をパターニングして第２の開
口部８を形成し、図４に示すように酸化シリコン膜２を
露出させる。ここで、開口部８の幅をａ2 とする。この
状態で、二回目の熱酸化を施す。これにより、開口部８
には、図５に示すように、第２の素子分離絶縁膜９が形
成される。このとき、既に形成されている第１の開口部
６の第１の素子分離絶縁膜７も、同時に熱酸化されるの
で、素子分離絶縁膜７は更に成長して膜厚が増大する。
したがって、第１の素子分離絶縁膜７の最終的な膜厚
は、一回目と二回目の熱酸化の合計で決定される。
【００１５】素子分離絶縁膜７及び９の形成が終了した
ら、図６に示すように、窒化シリコン膜３及びこの直下
の酸化シリコン膜２を順次除去する。これによって、シ
リコン基板１上の素子分離が完了する。ここで、素子分
離絶縁膜７の幅をｂ1 、素子分離絶縁膜９の幅をｂ2 と
する。その後、領域４及び領域５に、所望のトランジス
タ等の回路素子（図示せず）を形成する。こうして形成
された領域４の左右の回路素子は素子分離絶縁膜７によ
って、また、領域５の左右の回路素子は素子分離絶縁膜
９によって、それぞれ電気的に分離される。
ら、図６に示すように、窒化シリコン膜３及びこの直下
の酸化シリコン膜２を順次除去する。これによって、シ
リコン基板１上の素子分離が完了する。ここで、素子分
離絶縁膜７の幅をｂ1 、素子分離絶縁膜９の幅をｂ2 と
する。その後、領域４及び領域５に、所望のトランジス
タ等の回路素子（図示せず）を形成する。こうして形成
された領域４の左右の回路素子は素子分離絶縁膜７によ
って、また、領域５の左右の回路素子は素子分離絶縁膜
９によって、それぞれ電気的に分離される。
【００１６】上記の工程によって得られた素子分離絶縁
膜７及び９は、図６に示すように、その膜厚が異なる。
すなわち、二回の熱酸化が行われた素子分離絶縁膜７の
膜厚は、一回のみの熱酸化が行われた素子分離絶縁膜９
の膜厚よりも厚い。したがって、一回目及び二回目の熱
酸化の度合いを適当に調節することによって、素子分離
絶縁膜７及び９それぞれの膜厚を任意に制御することが
できる。
膜７及び９は、図６に示すように、その膜厚が異なる。
すなわち、二回の熱酸化が行われた素子分離絶縁膜７の
膜厚は、一回のみの熱酸化が行われた素子分離絶縁膜９
の膜厚よりも厚い。したがって、一回目及び二回目の熱
酸化の度合いを適当に調節することによって、素子分離
絶縁膜７及び９それぞれの膜厚を任意に制御することが
できる。
【００１７】一方、素子分離絶縁膜７及び９の端部に生
じるバーズビーク７ａ、７ｂ及び９ａ、９ｂの大きさ
は、それぞれの膜厚に依存し、膜厚が薄い素子分離絶縁
膜９のバーズビークは、膜厚が厚い素子分離絶縁膜７の
バーズビークよりも小さい。したがって、第１の開口部
６の幅と第２の開口部８の幅が等しい（ａ1 ＝ａ2 ）場
合であっても、素子分離絶縁膜９の寸法変換差ｂ2 −ａ
2 を、素子分離絶縁膜７の寸法変換差ｂ1 −ａ1 よりも
小さい値とすることができる。
じるバーズビーク７ａ、７ｂ及び９ａ、９ｂの大きさ
は、それぞれの膜厚に依存し、膜厚が薄い素子分離絶縁
膜９のバーズビークは、膜厚が厚い素子分離絶縁膜７の
バーズビークよりも小さい。したがって、第１の開口部
６の幅と第２の開口部８の幅が等しい（ａ1 ＝ａ2 ）場
合であっても、素子分離絶縁膜９の寸法変換差ｂ2 −ａ
2 を、素子分離絶縁膜７の寸法変換差ｂ1 −ａ1 よりも
小さい値とすることができる。
【００１８】従来は、要求されるしきい値電圧がＶtf1
及びＶtf2 （Ｖtf1 ＞Ｖtf2 ）である二種類の寄生ＭＯ
Ｓトランジスタを同一基板上に形成する場合は、高いし
きい値電圧Ｖtfに合わせて、素子分離絶縁膜の厚さを設
計していた。このため、本来小さな寸法変換差で済むは
ずの素子分離絶縁膜のバーズビークが大きくなり、その
分シリコン基板上の素子形成領域の面積が減少し、集積
回路、特に、メモリ素子の高集積化の妨げとなってい
た。しかし、本実施例のように、要求されるしきい値電
圧に合わせて個別に素子分離絶縁膜７及び９の膜厚を制
御することによって、バーズビークの大きさを最小限に
抑えて、より微細な加工が可能となり、同一のデザイン
ルールのもとで、従来よりも集積度を向上させることが
できる。
及びＶtf2 （Ｖtf1 ＞Ｖtf2 ）である二種類の寄生ＭＯ
Ｓトランジスタを同一基板上に形成する場合は、高いし
きい値電圧Ｖtfに合わせて、素子分離絶縁膜の厚さを設
計していた。このため、本来小さな寸法変換差で済むは
ずの素子分離絶縁膜のバーズビークが大きくなり、その
分シリコン基板上の素子形成領域の面積が減少し、集積
回路、特に、メモリ素子の高集積化の妨げとなってい
た。しかし、本実施例のように、要求されるしきい値電
圧に合わせて個別に素子分離絶縁膜７及び９の膜厚を制
御することによって、バーズビークの大きさを最小限に
抑えて、より微細な加工が可能となり、同一のデザイン
ルールのもとで、従来よりも集積度を向上させることが
できる。
【００１９】したがって、例えば、一つのシリコン基板
上にＰウェルとＮウェルが形成され、各ウェルに回路素
子用のＭＯＳトランジスタ及び寄生ＭＯＳトランジスタ
が形成される場合、Ｐウェルに形成される寄生ＭＯＳト
ランジスタとＮウェルに形成される寄生ＭＯＳトランジ
スタでは、要求されるしきい値電圧が異なる場合があ
る。したがって、高いしきい値が要求される寄生ＭＯＳ
トランジスタを前記第１の素子分離絶縁膜を用いて形成
し、しきい値電圧が低い寄生ＭＯＳトランジスタを前記
第２の素子分離絶縁膜を用いて形成することにより、適
正な動作特性を維持しながら、同一のデザインルールの
もとで集積度がより向上する半導体装置が得られる。
上にＰウェルとＮウェルが形成され、各ウェルに回路素
子用のＭＯＳトランジスタ及び寄生ＭＯＳトランジスタ
が形成される場合、Ｐウェルに形成される寄生ＭＯＳト
ランジスタとＮウェルに形成される寄生ＭＯＳトランジ
スタでは、要求されるしきい値電圧が異なる場合があ
る。したがって、高いしきい値が要求される寄生ＭＯＳ
トランジスタを前記第１の素子分離絶縁膜を用いて形成
し、しきい値電圧が低い寄生ＭＯＳトランジスタを前記
第２の素子分離絶縁膜を用いて形成することにより、適
正な動作特性を維持しながら、同一のデザインルールの
もとで集積度がより向上する半導体装置が得られる。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
要求されるしきい値電圧が異なる素子分離絶縁膜につい
て、それぞれの膜厚をそのしきい値電圧に応じた厚さと
することによって、膜厚に依存する寸法変換差が最小限
に抑えられるので、同一のデザインルールのもとでの回
路素子の集積度を向上させることができる半導体装置の
製造方法を提供することができる。
要求されるしきい値電圧が異なる素子分離絶縁膜につい
て、それぞれの膜厚をそのしきい値電圧に応じた厚さと
することによって、膜厚に依存する寸法変換差が最小限
に抑えられるので、同一のデザインルールのもとでの回
路素子の集積度を向上させることができる半導体装置の
製造方法を提供することができる。
【図１】シリコン基板上に酸化シリコン膜、窒化シリコ
ン膜を順次堆積させた状態を示す概略断面図である。
ン膜を順次堆積させた状態を示す概略断面図である。
【図２】窒化シリコンの一部をエッチングで除去するこ
とによって第１の開口部を形成した状態を示す概略断面
図である。
とによって第１の開口部を形成した状態を示す概略断面
図である。
【図３】熱酸化により第１の開口部に素子分離絶縁膜を
形成した状態を示す概略断面図である。
形成した状態を示す概略断面図である。
【図４】更に窒化シリコンの一部をエッチングで除去す
ることによって第２の開口部を形成した状態を示す概略
断面図である。
ることによって第２の開口部を形成した状態を示す概略
断面図である。
【図５】熱酸化により第２の開口部に素子分離絶縁膜を
形成するとともに、第１の素子分離絶縁膜をさらに酸化
させた状態を示す概略断面図である。
形成するとともに、第１の素子分離絶縁膜をさらに酸化
させた状態を示す概略断面図である。
【図６】窒化シリコン膜及び酸化シリコン膜をエッチン
グで除去して、素子分離の工程を完了した状態を示す概
略断面図である。
グで除去して、素子分離の工程を完了した状態を示す概
略断面図である。
【図７】シリコン基板上に酸化シリコン膜、窒化シリコ
ン膜を順次堆積させたあと、窒化シリコンの一部をエッ
チングで除去することによって開口部を形成した状態を
示す概略断面図である。
ン膜を順次堆積させたあと、窒化シリコンの一部をエッ
チングで除去することによって開口部を形成した状態を
示す概略断面図である。
【図８】熱酸化により開口部に素子分離絶縁膜を形成し
た状態を示す概略断面図である。
た状態を示す概略断面図である。
【図９】窒化シリコン膜及び酸化シリコン膜をエッチン
グで除去して、素子分離の工程を完了した状態を示す概
略断面図である。
グで除去して、素子分離の工程を完了した状態を示す概
略断面図である。
１、１０１ シリコン基板 ２、１０２ 酸化シリコン膜 ３、１０３ 窒化シリコン膜 ４、５ 領域 ６ 第１の開口部 ７、９、１０５ 素子分離絶縁膜 ８ 第２の開口部 ７ａ、７ｂ、９ａ、９ｂ、１０５ａ、１０５ｂ バー
ズビーク
ズビーク
Claims (1)
- 【請求項１】 第１の領域と第２の領域を有する基板上
に酸化シリコン膜を堆積し、この上に窒化シリコン膜を
堆積する工程と、 この窒化シリコン膜の前記第１の領域に対応する箇所を
部分的に除去して、前記酸化シリコン膜を露出させる工
程と、 この工程により露出した酸化シリコン膜を酸化させて第
１の素子分離膜を形成する工程と、 前記窒化シリコン膜の前記第２の領域に対応する箇所を
部分的に除去して、前記酸化シリコン膜を露出させる工
程と、 この工程により露出した酸化シリコン膜を酸化させて第
２の素子分離膜を形成するとともに、前記第１の素子分
離膜を酸化させる工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33868294A JPH08186105A (ja) | 1994-12-29 | 1994-12-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33868294A JPH08186105A (ja) | 1994-12-29 | 1994-12-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186105A true JPH08186105A (ja) | 1996-07-16 |
Family
ID=18320471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33868294A Withdrawn JPH08186105A (ja) | 1994-12-29 | 1994-12-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186105A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050681A (ja) * | 2000-08-03 | 2002-02-15 | Nec Corp | 半導体装置及びその製造方法 |
-
1994
- 1994-12-29 JP JP33868294A patent/JPH08186105A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002050681A (ja) * | 2000-08-03 | 2002-02-15 | Nec Corp | 半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
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