JPH0582530A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】ベ−ス抵抗の低抵抗化及びベ−ス層の薄層化に
よる高速化を同時に実現することができ、高性能の半導
体を得ることができる半導体装置の製造方法を提供する
こと。 【構成】エピタキシャル成長によりにベ−ス層５を形成
し、ベ−ス層５からのベ−ス引き出し電極７，８を形成
して半導体装置の製造する。この際に、ベ−ス層５を選
択成長により形成した後、ベ−ス５の少なくとも一部を
覆うようにエピタキシャル成長により連続したベ−ス引
き出し電極７，８を形成する。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】この発明は、高速バイポ−ラトラ
ンジスタ等の半導体装置の製造方法に関する。

【０００２】

【従来技術】従来、半導体装置の製造においては、ベ−
ス層及びその引き出し電極を形成する際に、予め素子分
離を行った基板上にベ−ス層とベ−ス層の引き出し電極
とをエピタキシャル成長により形成する方法が広く用い
られている。図２を参照しながら従来のバイポ−ラトラ
ンジスタに用いられる半導体製造装置の製造工程を説明
する。

【０００３】先ず、ｎ型−シリコン基板２１上に、ｐ⁺
型−ポリシリコン層２２を形成し、さらにその上に酸化
膜２３を形成する。次に、ベ−ス層形成領域に対応する
ｐ⁺ 型−ポリシリコン層２２及び酸化膜２３の部分を除
去し、ベ−ス層となるｐ型−シリコン層２４を基板２１
のベ−ス層形成領域上にエピタキシャル成長させる。こ
の後、酸化膜２３及びｐ型−シリコン層２４の上、並び
にｐ⁺ 型−ポリシリコン層２２及び酸化膜２３の側壁
に、ｐ⁺ 型−ポリシリコン層２５を形成する。そして、
このｐ⁺ 型−ポリシリコン層２５のうち、ｐ⁺ 型−ポリ
シリコン層２２の側壁以外の部分を除去した後、酸化膜
２３及びｐ⁺ 型−ポリシリコン層２５の側壁に窒化膜の
サイドウォ−ル２６を形成する。最後に、酸化膜２３、
ｐ型−シリコン層２４及びサイドウォ−ル２６上にｎ型
−ポリシリコン層２７を形成しエミッタ電極とする。

【０００４】このような製造方法により、薄いベ−ス層
となるｐ型−シリコン層２４と厚い引き出し電極となる
ｐ⁺ 型−ポリシリコン層２２とを有する高速のバイポ−
ラトランジスタが製造される。

【０００５】しかしながら、このような従来技術におい
ては、ｐ⁺ 型−ポリシリコン層２２形成後に作製される
ベ−ス層となるｐ型−シリコン層２４の結晶成長の際
に、ｐ⁺ 型−ポリシリコン層２２の界面からポリシリコ
ン核が成長し、その結果、ｐ⁺ 型−ポリシリコン層２２
の形成後に形成されるｐ型−シリコン層２４の結晶成長
においては、これらの層の界面近傍に多くの欠陥が存在
することが知られている。このため、ｐ⁺ 型−ポリシリ
コン層２２とｐ型−シリコン層２４との界面が不連続と
なって、これらの層が連続には接続されず、従って、ベ
−ス引き出し電極が高抵抗化してしまう。

【０００６】この結果、ベ−ス抵抗を低減することを目
的として、ベ−ス層となるｐ型−シリコン層２４を厚く
形成して引き出し電極としてのｐ⁺ 型−ポリシリコン層
２２との接続面積を大きくすると半導体装置の高速化が
阻害されてしまい、逆に高速化を目的としてベ−ス層を
薄くすると低いベ−ス抵抗を実現することができないと
いう問題点がある。

【０００７】

【発明が解決しようとする課題】この発明はかかる事情
に鑑みてなされたものであって、ベ−ス抵抗の低抵抗化
及びベ−ス層の薄層化による高速化を同時に実現するこ
とができ、高性能の半導体を得ることができる半導体装
置の製造方法を提供することを目的とする。 ［発明の構成］

【０００８】

【課題を解決するための手段】この発明は、上記課題を
解決するために、エピタキシャル成長によりにベ−ス層
を形成する工程と、ベ−ス層からのベ−ス引き出し電極
を形成する工程とを有する半導体装置の製造方法であっ
て、前記ベ−ス層を選択成長により形成した後、前記ベ
−スの少なくとも一部を覆うようにエピタキシャル成長
により連続したベ−ス引き出し電極を形成することを特
徴とする半導体装置の製造方法を提供する。

【０００９】

【作用】この発明においては、基板上に選択成長により
形成したベ−ス層の上に、ベ−スの少なくとも一部を覆
うようにエピタキシャル成長により連続したベ−ス引き
出し電極を形成するので、ベ−ス層とベ−ス引き出し電
極との界面の欠陥が低減されて両者間の接続が良好とな
り、ベ−ス抵抗の低抵抗化が実現される。また、ベ−ス
引き出し電極を厚く形成することが可能であり、かつベ
−ス層上の広い面積でベ−ス層と引き出し電極とを接触
させることができるため、一層ベ−ス抵抗の低抵抗化を
図ることができる。さらに、引き出し電極をベ−ス層上
に形成するので、ベ−ス層の厚みにかかわらず引き出し
電極とベ−ス層との接触面積を確保することができ、ベ
−ス層の薄層化が可能である。従って、半導体装置の高
速化を実現することができる。このように、ベ−ス抵抗
の低抵抗化と半導体装置の高速化とを同時に達成するこ
とができるので、より高性能な半導体を得ることができ
る。

【００１０】

【実施例】以下、この発明の実施例について図１を参照
して説明する。

【００１１】先ず、図１（ａ）に示すように、例えばｎ
型−Ｓｉ基板１上に、ｎ⁺ 型−埋め込み層２を設けた
後、その上に凸状部３ａを有するｎ型−Ｓｉエピタキシ
ャル層３を形成する。そして、この層３の凸状部３ａを
除いた領域に素子分離用の厚い酸化膜４を形成する。次
いで、選択エピタキシャル成長により、ｎ型−Ｓｉエピ
タキシャル層３の凸状部３ａの上に５００Ａ程度の厚み
のｐ⁺ 型−ベ−ス層５を形成する。その後、パタ−ニン
グにより酸化膜６をｐ⁺ 型−ベ−ス層５上の中央部分に
形成した後、２０００Ａ程度の厚みのｐ⁺ 型−シリコン
層７及びｐ⁺ 型−ポリシリコン層８をエピタキシャル成
長により夫々酸化膜４，６及びベ−ス層５上に同時に形
成する。これらｐ⁺ 型−シリコン層７及びｐ⁺ 型−ポリ
シリコン層８の界面は連続しており、ベ−ス層５の引き
出し電極として機能する。

【００１２】次に、図１（ｂ）に示すように、酸化膜６
をエッチングにより１００Ａ程度残存させて除去した
後、絶縁用の窒化膜９を、酸化膜６、ｐ⁺ 型−シリコン
層７及びｐ⁺ 型−ポリシリコン層８の全体を覆うように
形成する。そして、ベ−ス層５の中央部のエミッタ開口
部分の窒化膜９及び酸化膜６を夫々ＲＩＥ及びエッチン
グにより除去する。

【００１３】最後に、ベ−ス層５のエミッタ開口部分に
エミッタ用のｎ⁺ 型−ポリシリコン層１０を形成し、図
１（ｃ）に示すようなバイポ−ラトランジスタが製造さ
れる。

【００１４】このようなバイポ−ラトランジスタにおい
ては、引き出し電極の一部としてのｐ⁺ 型−シリコン層
７がベ−ス層５を覆うようにエピタキシャル成長により
形成されているので、これらの間の欠陥が極めて少な
く、これらの接続が良好となり、ベ−ス抵抗の低抵抗化
が実現される。また、ベ−ス引き出し電極としてのｐ⁺
型−シリコン層７及びｐ⁺ 型−ポリシリコン層８を厚く
形成することが可能であり、かつベ−ス層５上の広い面
積でベ−ス層５と引き出し電極としてのｐ⁺ 型−シリコ
ン層７とを接触させることができるため、一層ベ−ス抵
抗の低抵抗化を図ることができる。

【００１５】さらに、ベ−ス引き出し電極としてのｐ⁺
型−シリコン層７をベ−ス層５上に形成するので、ベ−
ス層５の厚みにかかわらず引き出し電極としてのｐ⁺ 型
−シリコン層７とベ−ス層５との接触面積を確保するこ
とができ、ベ−ス層５の薄層化が可能である。従って、
半導体装置の高速化を実現することができる。このよう
に、ベ−ス抵抗の低抵抗化と半導体装置の高速化とを同
時に達成することができるので、極めて高性能なバイポ
−ラトランジスタが実現できる。

【００１６】なお、この発明は上記実施例に限定される
ことなく種々変形が可能である。例えば、バイポ−ラト
ランジスタを例にとって説明したが、これに限らずベ−
ス層をエピタキシャル成長により基板上に形成し、ベ−
ス層からのベ−ス引き出し電極を形成する半導体装置で
あれば適用可能である。また、各層の導電型も一例に過
ぎず、ｐ型とｎ型とが逆であってもかまわない。

【００１７】

【発明の効果】この発明によれば、ベ−ス抵抗の低抵抗
化及びベ−ス層の薄層化による高速化を同時に実現する
ことができ、高性能の半導体を得ることができる半導体
装置の製造方法が提供される。

【図面の簡単な説明】

【図１】この発明の半導体装置の製造方法の一実施例を
説明するための図。

【図２】従来の製造方法で製造された半導体装置を示す
断面図。

【符号の説明】

１；Ｓｉ基板、２；埋め込み層、３；Ｓｉエピタキシャ
ル層，４，６；酸化膜、５；ベ−ス層、７；シリコン層
（引き出し電極）、８；ポリシリコン層（引き出し電
極）、９；窒化膜、１０；ポリシリコン層（エミッタ電
極）。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井納 和美 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 吉野 千博 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 エピタキシャル成長によりベ−ス層を形
   成する工程と、ベ−ス層からのベ−ス引き出し電極を形
   成する工程とを有する半導体装置の製造方法において、
   前記ベ−ス層を選択成長により形成した後、前記ベ−ス
   の少なくとも一部を覆うようにエピタキシャル成長によ
   り連続したベ−ス引き出し電極を形成することを特徴と
   する半導体装置の製造方法。