JPH0582736B2 - - Google Patents
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- Publication number
- JPH0582736B2 JPH0582736B2 JP60152875A JP15287585A JPH0582736B2 JP H0582736 B2 JPH0582736 B2 JP H0582736B2 JP 60152875 A JP60152875 A JP 60152875A JP 15287585 A JP15287585 A JP 15287585A JP H0582736 B2 JPH0582736 B2 JP H0582736B2
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- JP
- Japan
- Prior art keywords
- layer
- wiring
- insulating layer
- substrate
- conductive layer
- Prior art date
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔概要〕
半導体基板上に多層配線をする場合、第１層目
導電層の配線間隔は、第２層目導電層と基板がコ
ンタクトする部分以外の部分は狭くして絶縁層の
埋め込みを容易にし、ここに絶縁層を埋め込んで
基板の平坦化を行い、第２層目導電層以上の層形
成を容易、かつ確実にした高集積化プロセスを提
供する。
導電層の配線間隔は、第２層目導電層と基板がコ
ンタクトする部分以外の部分は狭くして絶縁層の
埋め込みを容易にし、ここに絶縁層を埋め込んで
基板の平坦化を行い、第２層目導電層以上の層形
成を容易、かつ確実にした高集積化プロセスを提
供する。
本発明は半導体装置の製造方法に係り、特に多
層配線の集積回路装置の第１層目導電層のパター
ン形成方法に関する。
層配線の集積回路装置の第１層目導電層のパター
ン形成方法に関する。
大規模集積回路（LSI）は、その使用システム
の規模増大にともない年々高集積化され、配線も
多層化され、基板上に何層ものパターンを形成さ
れる。
の規模増大にともない年々高集積化され、配線も
多層化され、基板上に何層ものパターンを形成さ
れる。
このとき、各層のパターン形成精度をよくする
ために、各層のパターン形成ごとに基板の平坦化
が要求される。
ために、各層のパターン形成ごとに基板の平坦化
が要求される。
第３図１，２は多層配線の半導体装置の第１層
目導電層のパターン形成方法の従来例を説明する
平面図と断面図である。
目導電層のパターン形成方法の従来例を説明する
平面図と断面図である。
図において、１は半導体基板で珪素（Si）基板
を使用し、この上に絶縁層として二酸化珪素
（SiO2）層２と、第１層目導電層として多結晶珪
素（ポリSi）層３を被着する。
を使用し、この上に絶縁層として二酸化珪素
（SiO2）層２と、第１層目導電層として多結晶珪
素（ポリSi）層３を被着する。
SiO2層２の形成は、まず半導体基板１上の素
子形成領域を耐酸化膜でマスクし熱酸化により基
板を酸化して素子間分離用の厚いフイールド絶縁
層（FOX）を形成する。その後、素子形成領域
を熱酸化により基板を酸化して薄いゲート絶縁層
を形成する。
子形成領域を耐酸化膜でマスクし熱酸化により基
板を酸化して素子間分離用の厚いフイールド絶縁
層（FOX）を形成する。その後、素子形成領域
を熱酸化により基板を酸化して薄いゲート絶縁層
を形成する。
つぎに、通常のリソグラフイ工程により、ポリ
Si層３をパターニングして、トランジスタのゲー
ト電極や、配線パターンを形成する。
Si層３をパターニングして、トランジスタのゲー
ト電極や、配線パターンを形成する。
このとき、つぎに形成する第２層目導電層と半
導体基板とのコンタクトをとる部分の配線間隔Ｄ
と、それ以外の部分の配線間隔ｄはそれぞれ層間
絶縁層４の厚さに比べ十分大きいため、それぞれ
の部分で段差を生ずる。
導体基板とのコンタクトをとる部分の配線間隔Ｄ
と、それ以外の部分の配線間隔ｄはそれぞれ層間
絶縁層４の厚さに比べ十分大きいため、それぞれ
の部分で段差を生ずる。
この段差は配線間隔Ｄではコンタクトをとるた
め止むをえないが、配線間隔ｄでは段差をなくし
て基板を平坦化した方が、つぎの層構造の形成精
度を上げることができ、高集積化に有利である。
め止むをえないが、配線間隔ｄでは段差をなくし
て基板を平坦化した方が、つぎの層構造の形成精
度を上げることができ、高集積化に有利である。
つぎに、層間絶縁層としてSiO2層４を基板全
面に被着し、パターニングとしてコンタクト部を
開口し、コンタクト孔５を形成する。
面に被着し、パターニングとしてコンタクト部を
開口し、コンタクト孔５を形成する。
つぎに、第２層目導電層としてポリSi層６を基
板全面に被着し、パターニングしてゲート電極・
配線とする。
板全面に被着し、パターニングしてゲート電極・
配線とする。
以上で、２層配線の工程を終わる。
従来の工程によると、多層配線の半導体装置の
第１層目導電層のパターンを形成後に生じた段差
により、高集積化が阻害されていた。
第１層目導電層のパターンを形成後に生じた段差
により、高集積化が阻害されていた。
上記問題点の解決は、半導体基板上に第１の絶
縁層を介して第１層目導電層を被着し、次いで、
第１層目導電層をパターニングして、第１の配線
パターン間隔と第２の配線パターン間隔とを有す
るように、複数の配線パターンを形成し、次い
で、配線パターンを覆つて、基板上に第２の絶縁
層を被着し、次いで、第１の配線パターン間隔を
有する配線パターン間に、第２の絶縁層を貫通し
基板に達する開口を形成する際に、垂直異方性の
ドライエツチングを第２の絶縁層の全面に対して
施し、開口の側壁には第２の絶縁層を側壁として
残し、且つ第２の配線パターン間隔を有する配線
パターン間に、第２の絶縁層が第１層目導電層相
互間において略平坦になるように形成し、次い
で、開口内から第２の絶縁層を介して配線パター
ン上に延在する第２層目導電層を形成する工程と
を有し、配線パターンの形成に際し、第１の配線
パターン間隔をＤ、第２の配線パターン間隔を
ｄ、第２の絶縁層の厚さをｔとすると、 Ｄ＞2t＞ｄ の関係が成立するように配線パターンを形成し
て、第２の配線パターン間に第２の絶縁層を埋め
込み平坦化することにより達成される。
縁層を介して第１層目導電層を被着し、次いで、
第１層目導電層をパターニングして、第１の配線
パターン間隔と第２の配線パターン間隔とを有す
るように、複数の配線パターンを形成し、次い
で、配線パターンを覆つて、基板上に第２の絶縁
層を被着し、次いで、第１の配線パターン間隔を
有する配線パターン間に、第２の絶縁層を貫通し
基板に達する開口を形成する際に、垂直異方性の
ドライエツチングを第２の絶縁層の全面に対して
施し、開口の側壁には第２の絶縁層を側壁として
残し、且つ第２の配線パターン間隔を有する配線
パターン間に、第２の絶縁層が第１層目導電層相
互間において略平坦になるように形成し、次い
で、開口内から第２の絶縁層を介して配線パター
ン上に延在する第２層目導電層を形成する工程と
を有し、配線パターンの形成に際し、第１の配線
パターン間隔をＤ、第２の配線パターン間隔を
ｄ、第２の絶縁層の厚さをｔとすると、 Ｄ＞2t＞ｄ の関係が成立するように配線パターンを形成し
て、第２の配線パターン間に第２の絶縁層を埋め
込み平坦化することにより達成される。
従来は、各パラメータは下記の因子で設計して
いた。
いた。
Ｄ＝コンタクト径＋２×位置合わせ余裕、
ｄ＝露光装置の解像度で決定
ｔ＝絶縁耐圧で決定
ここに、コンタクト径は露光装置の解像度で決
定され、位置合わせ余裕は露光装置の性能で決定
される。
定され、位置合わせ余裕は露光装置の性能で決定
される。
いま、例えば0.5μmルールで、5V動作のデバ
イスを考えると、 Ｄ＝0.5＋２×0.3＝1.1μm， ｄ＝0.5μm ｔ＝0.1μm となる。
イスを考えると、 Ｄ＝0.5＋２×0.3＝1.1μm， ｄ＝0.5μm ｔ＝0.1μm となる。
しかしこのようにすると、コンタクト部以外の
配線間隔にはｄ−2t＝0.3μmの微細な溝が形成さ
れてしまい、その後の加工が困難となり、パター
ンの微細化を阻害する。
配線間隔にはｄ−2t＝0.3μmの微細な溝が形成さ
れてしまい、その後の加工が困難となり、パター
ンの微細化を阻害する。
その理由はつぎのようになる。
後記第１図５の平面図において、後工程でＡ−
A′上に形成される導電層のラインと、これ平行
に隣の素子領域上に形成される導電層のライン
が、パターニングの際にこの溝に沿つて残つた導
電層の残渣により短絡してしまうようになる。
A′上に形成される導電層のラインと、これ平行
に隣の素子領域上に形成される導電層のライン
が、パターニングの際にこの溝に沿つて残つた導
電層の残渣により短絡してしまうようになる。
従つてコンタクト部以外の配線間隔の平坦性の
改善が重要であるため、本発明はここの平坦化を
目的としていることが特徴である。
改善が重要であるため、本発明はここの平坦化を
目的としていることが特徴である。
つぎに、ｔ＝0.3μmとすればこの溝は平坦化さ
れる。従つて平坦化のためには2t＞ｄが必要条件
となる。
れる。従つて平坦化のためには2t＞ｄが必要条件
となる。
また、コンタクト部は層間絶縁層を開口する関
係上、Ｄ＞2tとすれば容易に開口可能となるた
め、両条件を合わせて、 Ｄ＞2t＞ｄ が成立すればよいことになる。
係上、Ｄ＞2tとすれば容易に開口可能となるた
め、両条件を合わせて、 Ｄ＞2t＞ｄ が成立すればよいことになる。
さらに、RIEを利用して段差に形成したサイド
ウオールを利用すれば、一層効果的に平坦化がで
きる。
ウオールを利用すれば、一層効果的に平坦化がで
きる。
第１図１〜５は多層配線の半導体装置の第１層
目導電層のパターン形成方法の本発明による一実
施例を工程順に説明する断面図と平面図である。
目導電層のパターン形成方法の本発明による一実
施例を工程順に説明する断面図と平面図である。
第１図１において、１は半導体基板でSi基板を
使用し、この上に絶縁層としてSiO2層２と、第
１層目導電層としてポリSi層３を被着する。
使用し、この上に絶縁層としてSiO2層２と、第
１層目導電層としてポリSi層３を被着する。
SiO2層２の形成は従来例と全く同様である。
第１図２において、ポリSi層３をパターニング
して、トランジスタのゲート電極や、配線パター
ンを形成する。
して、トランジスタのゲート電極や、配線パター
ンを形成する。
このとき、つぎに形成する第２層目導電層と半
導体基板とのコンタクトをとる部分以外の部分の
配線間隔ｄは層間絶縁層４の厚さｔの２倍以下に
する。
導体基板とのコンタクトをとる部分以外の部分の
配線間隔ｄは層間絶縁層４の厚さｔの２倍以下に
する。
第１図３において、層間絶縁層としてSiO2層
４を基板全面に被着し、配線間隔ｄの部分に埋め
込む。
４を基板全面に被着し、配線間隔ｄの部分に埋め
込む。
第１図４において、SiO2層４をパターニング
してコンタクト部を開口し、コンタクト孔５を形
成する。
してコンタクト部を開口し、コンタクト孔５を形
成する。
つぎに、第２層目導電層としてポリSi層６を基
板全面に被着し、パターニングしてゲート電極・
配線とする。
板全面に被着し、パターニングしてゲート電極・
配線とする。
第１図５は平面図を示し、第１層目導電層６の
配線間隔をコンタクト部以外は狭くしている。
配線間隔をコンタクト部以外は狭くしている。
以上で、本発明による２層配線の工程を終わ
る。
る。
第２図１〜５は多層配線の半導体装置の第１層
目導電層のパターン形成方法の本発明による他の
実施例を工程順に説明する断面図である。
目導電層のパターン形成方法の本発明による他の
実施例を工程順に説明する断面図である。
第２図１において、Si基板１の上に絶縁層とし
てSiO2層２と、第１層目導電層としてポリSi層
３と、SiO2層２１を被着する。
てSiO2層２と、第１層目導電層としてポリSi層
３と、SiO2層２１を被着する。
第２図２において、SiO2層２１とポリSi層３
をパターニングして、トランジスタのゲート電極
や、配線パターンを形成する。
をパターニングして、トランジスタのゲート電極
や、配線パターンを形成する。
このとき、つぎに形成する第２層目導電層と半
導体基板とのコンタクトをとる部分以外の部分の
配線間隔ｄは層間絶縁層４の厚さｔの２倍以下に
する。
導体基板とのコンタクトをとる部分以外の部分の
配線間隔ｄは層間絶縁層４の厚さｔの２倍以下に
する。
第２図３において、層間絶縁層としてSiO2層
４を基板全面に被着し、配線間隔ｄの部分に埋め
込む。
４を基板全面に被着し、配線間隔ｄの部分に埋め
込む。
第２図４において、リアクテイブイオンエツチ
ング（RIE）による垂直方向に優勢な異方性エツ
チングを用いて、SiO2層４をエツチングしてコ
ンタクト部を開口し、コンタクト孔５を形成す
る。
ング（RIE）による垂直方向に優勢な異方性エツ
チングを用いて、SiO2層４をエツチングしてコ
ンタクト部を開口し、コンタクト孔５を形成す
る。
第２図５において、第２層目導電層としてポリ
Si層６を基板全面に被着し、パターニングしてゲ
ート電極・配線とする。
Si層６を基板全面に被着し、パターニングしてゲ
ート電極・配線とする。
以上で、本発明の他の実施例による２層配線の
工程を終わる。
工程を終わる。
この実施例ではRIEを基板全面に行つている
が、このとき段差の形状が変化することに着目
し、平坦化をはかつている。
が、このとき段差の形状が変化することに着目
し、平坦化をはかつている。
すなわち、配線間隔を覆つて絶縁層を被着する
とき段差に従つて溝（溝の側面と基板面となす角
をθ1）ができた場合、RIE法により全面エツチン
グすると溝の底部はエツチングされにくく、溝の
肩部のエツチングが速く進行するため、段差が緩
和され表面は平坦化される（このときの溝の側面
と基板面となす角をθ2）。
とき段差に従つて溝（溝の側面と基板面となす角
をθ1）ができた場合、RIE法により全面エツチン
グすると溝の底部はエツチングされにくく、溝の
肩部のエツチングが速く進行するため、段差が緩
和され表面は平坦化される（このときの溝の側面
と基板面となす角をθ2）。
次いで、その上に酸化膜を全面に被着するとそ
の表面は一層平坦化される（このときの溝の側面
と基板面となす角をθ3）。
の表面は一層平坦化される（このときの溝の側面
と基板面となす角をθ3）。
この場合、θ1＞θ2＞θ3となり、平坦化は進む。
さらに、通常行われるようにRIEにより段差に
サイドウオールを形成し、その上に絶縁層を形成
して一層の段差緩和を行うこともできる。
サイドウオールを形成し、その上に絶縁層を形成
して一層の段差緩和を行うこともできる。
以上詳述に説明したように本発明によれば、多
層配線の半導体装置の第１層目導電層のパターン
形成後に生じた段差を埋めて基板を平坦化し、高
集積化プロセスを得る。
層配線の半導体装置の第１層目導電層のパターン
形成後に生じた段差を埋めて基板を平坦化し、高
集積化プロセスを得る。
第１図１〜５は多層配線の半導体装置の第１層
目導電層のパターン形成方法の本発明による一実
施例を工程順に説明する断面図と平面図、第２図
１〜５は多層配線の半導体装置の第１層目導電層
のパターン形成方法の本発明による他の実施例を
工程順に説明する断面図、第３図１、２は多層配
線の半導体装置の第１層目導電層のパターン形成
方法の従来例を説明する平面図と断面図である。 図において、１は半導体基板でSi基板、２は絶
縁層でSiO2層、３は第１層目導電層でポリSi層、
４は層間絶縁層SiO2層、５はコンタクト孔、６
は第２層目導電層でポリSi層である。
目導電層のパターン形成方法の本発明による一実
施例を工程順に説明する断面図と平面図、第２図
１〜５は多層配線の半導体装置の第１層目導電層
のパターン形成方法の本発明による他の実施例を
工程順に説明する断面図、第３図１、２は多層配
線の半導体装置の第１層目導電層のパターン形成
方法の従来例を説明する平面図と断面図である。 図において、１は半導体基板でSi基板、２は絶
縁層でSiO2層、３は第１層目導電層でポリSi層、
４は層間絶縁層SiO2層、５はコンタクト孔、６
は第２層目導電層でポリSi層である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板１上に第１の絶縁層２を介して第
１層目導電層３を被着する工程と、 該第１層目導電層３をパターニングして、第１
の配線パターン間隔と第２の配線パターン間隔と
を有するように、複数の配線パターンを形成する
工程と、 該配線パターンを覆つて、前記基板１上に第２
の絶縁層４を被着する工程と、 次いで、前記第１の配線パターン間隔を有する
配線パターン間に、前記第２の絶縁層４を貫通し
前記基板１に達する開口を形成する際に、垂直異
方性のドライエツチングを前記第２の絶縁層４の
全面に対して施し、前記開口の側壁には該第２の
絶縁層４を側壁として残し、且つ前記第２の配線
パターン間隔を有する配線パターン間に、該第２
の絶縁層４が前記第１層目導電層３相互間におい
て略平坦になるように形成する工程と、 次いで、前記開口内から前記第２の絶縁層４を
介して前記配線パターン上に延在する第２層目導
電層６を形成する工程とを有し、 前記配線パターンの形成に際し、前記第１の配
線パターン間隔をＤ、前記第２の配線パターン間
隔をｄ、前記第２の絶縁層４の厚さをｔとする
と、 Ｄ＞2t＞ｄ の関係が成立するように前記配線パターンを形成
して、前記第２の配線パターン間に前記第２の絶
縁層４を埋め込み平坦化することを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287585A JPS6213052A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15287585A JPS6213052A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6213052A JPS6213052A (ja) | 1987-01-21 |
| JPH0582736B2 true JPH0582736B2 (ja) | 1993-11-22 |
Family
ID=15550026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15287585A Granted JPS6213052A (ja) | 1985-07-11 | 1985-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213052A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5886745A (ja) * | 1981-11-19 | 1983-05-24 | Nec Corp | 半導体装置 |
-
1985
- 1985-07-11 JP JP15287585A patent/JPS6213052A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6213052A (ja) | 1987-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |