JPH0584528B2 - - Google Patents
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- JPH0584528B2 JPH0584528B2 JP58250029A JP25002983A JPH0584528B2 JP H0584528 B2 JPH0584528 B2 JP H0584528B2 JP 58250029 A JP58250029 A JP 58250029A JP 25002983 A JP25002983 A JP 25002983A JP H0584528 B2 JPH0584528 B2 JP H0584528B2
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- Japan
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- multiplier
- carry
- multiplicand
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/533—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even
- G06F7/5334—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product
- G06F7/5336—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm
- G06F7/5338—Reduction of the number of iteration steps or stages, e.g. using the Booth algorithm, log-sum, odd-even by using multiple bit scanning, i.e. by decoding groups of successive multiplier bits in order to select an appropriate precalculated multiple of the multiplicand as a partial product overlapped, i.e. with successive bitgroups sharing one or more bits being recoded into signed digit representation, e.g. using the Modified Booth Algorithm each bitgroup having two new bits, e.g. 2nd order MBA
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- General Engineering & Computer Science (AREA)
Description
(1) 発明の技術分野
本発明は情報処理装置の演算回路に関するもの
で、リコード形乗算器の高速化に係るものであ
る。 (2) 従来技術と問題点 第１図は従来の並例乗算器の構成例を示すブロ
ツク図であつて、１は被乗数レジスタ、２は乗数
レジスタ、３1〜３4は２次のブースのアルゴリズ
ムを実現する回路、４1〜４3は加算回路、５はキ
ヤリの伝搬ルートを表わしている。 第１図において、被乗数レジスタ１にセツトさ
れた値と、乗数レジスタ２にセツトされた値の桁
毎の部分値とが２次のブースのアルゴリズムを実
現する回路３1〜３4によつてそれぞれ部分積とし
て出力され、それらが加算回路４1〜４3に加えら
れて、その総和を求めることにより乗算が行なわ
れている。このとき、キヤリ（桁上げ信号）は図
中点線で示したキヤリの伝搬ルート５を通つて伝
搬する。 従来のこのような乗算器では、部分積の並列加
算器におけるキヤリの伝搬に相当の時間を要し、
それが演算速度の高速化を妨げると云う問題点が
あつた。 そのため、キヤリの伝搬時間を減少させる目的
でWallaceのトリーを用いた桁上げ保存加算器
（キヤリセーブ形加算器）を使用して、演算部に
キヤリ用のレジスタを設けＡ×Ｂ＋Ｃ→Ｃと云つ
たような積和算をパイプライン処理することによ
つて高速化を図る方式も考えられている。しか
し、この方式の場合も、演算結果を一旦メモリに
ストアするときや、Ａ×Ｂ×Ｃと云つた演算を行
なう場合には、それまで保存（セーブ）してあつ
たキヤリを一度加算してから演算する必要がある
のでパイプライン化が困難であり、演算速度の高
速化が期待出来ないと云う問題点があつた。 (3) 発明の目的 本発明は上記従来の問題点に鑑み、演算処理の
行程中におけるキヤリの伝搬速度が一連の演算の
処理速度に影響を与えることが少なく高速な演算
を期待出来る乗算器を提供することを目的として
いる。 (4) 発明の構成 そしてこの目的は本発明によれば特許請求の範
囲に記載のとおり、被乗数たる２進数値と桁上げ
情報との組み合わせからなる数値データと、乗数
たる２進数値と桁上げ情報との組み合わせからな
る数値データとを入力として、被乗数と乗数の部
分値との積と、被乗数と乗数の桁上げ情報を含む
部分値との積と、被乗数の桁上げ情報と乗数の積
とを加算して、その結果を２進数値と桁上げ情報
との組み合わせからなる数値データとして出力す
ることを特徴とする高速乗算器により達成され
る。 (5) 発明の実施例 第２図は本発明の１実施例のブロツク図であつ
て、６は被乗数レジスタ、７は桁上げ情報レジス
タ、８は乗数レジスタ、９1〜９3は２次のブース
のアルゴリズムを実現する回路、１０は変形２次
のブースのアルゴリズムを実現する回路、１１は
１ビツトマルチ回路、１２は加算回路、１３は出
力レジスタである。 第３図は部分積について説明する図である。 第４図は本発明の１実施例の加算回路を説明す
る図で１４1〜１４3は桁上げ保存加算器、１５は
４ビツト桁上げ保存加算器、１６は出力データの
形式を示している。 ここで、その桁上げ情報を含めない被乗数をＡ
とし、被乗数の桁上げ情報をａとする。また、そ
の桁上げ情報を含めた乗数をＢとする。この場合
において、乗算は、 （Ａ＋ａ）×Ｂ＝Ａ×Ｂ＋ａ×Ｂ という計算になる。 第２図において、乗数レジスタ８にセツトされ
る乗数Ｂは、b4、b3、b2、b1とにより構成される
ものとする。このうち、b3は、乗数の最上位より
３桁目のビツトα、及び４桁目のビツトβの他
に、桁上げ情報γを含むものとする。このとき、
乗算器は、 （Ａ＋ａ）×Ｂ＝Ａ×Ｂ＋ａ×Ｂ＝Ａ×b4＋
Ａ×b3＋Ａ×b2＋Ａ×b1＋ａ×Ｂ という計算を行なう。 ２次のブースのアルゴリズムを実現する回路９
１〜９3は、それぞれ、Ａ×b1、Ａ×b2、Ａ×b4の
部分積を求める。また、変形２次のブースのアル
ゴリズムを実現する回路１０は、Ａ×b3の部分積
を求め、１ビツトマルチ回路１１は、ａ×Ｂの部
分積を求める。これらの部分積は、加算回路１２
に入力される。 第５図は部分積のビツト値について説明する図
である。例えば、被乗数Ａを、（a0、a1、a2、a3、
a4、a5、a6、a7）とすると、部分積Ａ×b3は、い
ずれの場合にせよ、第５図に示すように、９ビツ
トの２進数値と桁上げ情報とにより成る。第３図
は、このような部分積をそれぞれ位取りして示し
たものである。部分積を、第３図のように展開す
ると、加算回路１２は、N1〜N6の６つの入力で
実現できることが分かる。 加算回路１２は、第４図に示すように、桁上げ
保存加算器のトリーによつて構成することがで
き、その出力データの形式16は、図示するとお
り、２進数値に桁上げ情報を加えた最終的なもの
ではなく、２進数値と桁上げ情報とによりなつて
いる。 ここで、第２図における変形２次のブースのア
ルゴリズムを実現する回路１０について、その部
分積の導出方法を説明する。 ２の補数表現された乗数をＹと置くと、 Ｙ＝y027＋y126＋y225＋…＋y720 の様に現わされる。 ここで、桁上げ保存加算器と同じデータを
Y′とすれば、Y′は次式の通りになる。 Y′＝−y027＋y126＋α25＋β24＋γ24＋y423＋…＋y72
0＝−2y026＋y126＋α26−α25 ＋β24＋γ24＋y423＋…＋y720＝（α＋y1−2y0）26
＋（y4＋β＋γ−2α）24 ＋（y6＋y5−2y4）22＋（y8＋y7−2y6）20 ……(1) ただし、y8＝０とする。 (1)式において、第１項の（α＋y1−2y0）26、
第３項の（y6＋y5−2y4）22、及び第４項の（y8
＋y7−2y6）20は、従来のブースのアルゴリズム
により対応できる。すなわち、第２図に示すブー
スのアルゴリズムを実現する回路９1〜９3を用い
て導出することができる。しかし、第２項の（y4
＋β＋γ−2α）24については、ブースのアルゴリ
ズムについての若干の修正が必要となる。これ
は、第１表の中欄に示すように、（y4＋β＋γ−
2α）に対応する値に“＋３”という値が存在す
るためである。この“＋３”という値は演算処理
を高速に行なう上で好ましくないものである。 “＋３”という値をとるのは、第１表より、
（α、β、γ）＝（０、１、１）のときであること
が分かる。このとき、α、β、γの値を部分的に
加算すると、（α、β、γ）＝（１、０、０）とな
りキヤリは上位に伝搬しない。この点に着目し、
（α、β、γ）を次のようにして（α′、β′、γ′）
に置き換える。 ≪イ≫ （α、β、γ）≠（０、１、１）のとき、
（α′、β′、γ′）＝（α、β、γ） ≪ロ≫ （α、β、γ）＝（０、１、１）のとき、
（α′、β′、γ′）＝（１、０、０） 第１表の右欄は、その置き換えの結果を示した
ものである。なお、（α、β、γ）＝（０、１、１）
の場合において、(1)式第１項（α＋y1−2y0）26
のαでは、α＋βγを用いることにより、桁移動
（シフト）と２の補数により従来の２次のブース
のアルゴリズムと同様に取り扱うことができる。
で、リコード形乗算器の高速化に係るものであ
る。 (2) 従来技術と問題点 第１図は従来の並例乗算器の構成例を示すブロ
ツク図であつて、１は被乗数レジスタ、２は乗数
レジスタ、３1〜３4は２次のブースのアルゴリズ
ムを実現する回路、４1〜４3は加算回路、５はキ
ヤリの伝搬ルートを表わしている。 第１図において、被乗数レジスタ１にセツトさ
れた値と、乗数レジスタ２にセツトされた値の桁
毎の部分値とが２次のブースのアルゴリズムを実
現する回路３1〜３4によつてそれぞれ部分積とし
て出力され、それらが加算回路４1〜４3に加えら
れて、その総和を求めることにより乗算が行なわ
れている。このとき、キヤリ（桁上げ信号）は図
中点線で示したキヤリの伝搬ルート５を通つて伝
搬する。 従来のこのような乗算器では、部分積の並列加
算器におけるキヤリの伝搬に相当の時間を要し、
それが演算速度の高速化を妨げると云う問題点が
あつた。 そのため、キヤリの伝搬時間を減少させる目的
でWallaceのトリーを用いた桁上げ保存加算器
（キヤリセーブ形加算器）を使用して、演算部に
キヤリ用のレジスタを設けＡ×Ｂ＋Ｃ→Ｃと云つ
たような積和算をパイプライン処理することによ
つて高速化を図る方式も考えられている。しか
し、この方式の場合も、演算結果を一旦メモリに
ストアするときや、Ａ×Ｂ×Ｃと云つた演算を行
なう場合には、それまで保存（セーブ）してあつ
たキヤリを一度加算してから演算する必要がある
のでパイプライン化が困難であり、演算速度の高
速化が期待出来ないと云う問題点があつた。 (3) 発明の目的 本発明は上記従来の問題点に鑑み、演算処理の
行程中におけるキヤリの伝搬速度が一連の演算の
処理速度に影響を与えることが少なく高速な演算
を期待出来る乗算器を提供することを目的として
いる。 (4) 発明の構成 そしてこの目的は本発明によれば特許請求の範
囲に記載のとおり、被乗数たる２進数値と桁上げ
情報との組み合わせからなる数値データと、乗数
たる２進数値と桁上げ情報との組み合わせからな
る数値データとを入力として、被乗数と乗数の部
分値との積と、被乗数と乗数の桁上げ情報を含む
部分値との積と、被乗数の桁上げ情報と乗数の積
とを加算して、その結果を２進数値と桁上げ情報
との組み合わせからなる数値データとして出力す
ることを特徴とする高速乗算器により達成され
る。 (5) 発明の実施例 第２図は本発明の１実施例のブロツク図であつ
て、６は被乗数レジスタ、７は桁上げ情報レジス
タ、８は乗数レジスタ、９1〜９3は２次のブース
のアルゴリズムを実現する回路、１０は変形２次
のブースのアルゴリズムを実現する回路、１１は
１ビツトマルチ回路、１２は加算回路、１３は出
力レジスタである。 第３図は部分積について説明する図である。 第４図は本発明の１実施例の加算回路を説明す
る図で１４1〜１４3は桁上げ保存加算器、１５は
４ビツト桁上げ保存加算器、１６は出力データの
形式を示している。 ここで、その桁上げ情報を含めない被乗数をＡ
とし、被乗数の桁上げ情報をａとする。また、そ
の桁上げ情報を含めた乗数をＢとする。この場合
において、乗算は、 （Ａ＋ａ）×Ｂ＝Ａ×Ｂ＋ａ×Ｂ という計算になる。 第２図において、乗数レジスタ８にセツトされ
る乗数Ｂは、b4、b3、b2、b1とにより構成される
ものとする。このうち、b3は、乗数の最上位より
３桁目のビツトα、及び４桁目のビツトβの他
に、桁上げ情報γを含むものとする。このとき、
乗算器は、 （Ａ＋ａ）×Ｂ＝Ａ×Ｂ＋ａ×Ｂ＝Ａ×b4＋
Ａ×b3＋Ａ×b2＋Ａ×b1＋ａ×Ｂ という計算を行なう。 ２次のブースのアルゴリズムを実現する回路９
１〜９3は、それぞれ、Ａ×b1、Ａ×b2、Ａ×b4の
部分積を求める。また、変形２次のブースのアル
ゴリズムを実現する回路１０は、Ａ×b3の部分積
を求め、１ビツトマルチ回路１１は、ａ×Ｂの部
分積を求める。これらの部分積は、加算回路１２
に入力される。 第５図は部分積のビツト値について説明する図
である。例えば、被乗数Ａを、（a0、a1、a2、a3、
a4、a5、a6、a7）とすると、部分積Ａ×b3は、い
ずれの場合にせよ、第５図に示すように、９ビツ
トの２進数値と桁上げ情報とにより成る。第３図
は、このような部分積をそれぞれ位取りして示し
たものである。部分積を、第３図のように展開す
ると、加算回路１２は、N1〜N6の６つの入力で
実現できることが分かる。 加算回路１２は、第４図に示すように、桁上げ
保存加算器のトリーによつて構成することがで
き、その出力データの形式16は、図示するとお
り、２進数値に桁上げ情報を加えた最終的なもの
ではなく、２進数値と桁上げ情報とによりなつて
いる。 ここで、第２図における変形２次のブースのア
ルゴリズムを実現する回路１０について、その部
分積の導出方法を説明する。 ２の補数表現された乗数をＹと置くと、 Ｙ＝y027＋y126＋y225＋…＋y720 の様に現わされる。 ここで、桁上げ保存加算器と同じデータを
Y′とすれば、Y′は次式の通りになる。 Y′＝−y027＋y126＋α25＋β24＋γ24＋y423＋…＋y72
0＝−2y026＋y126＋α26−α25 ＋β24＋γ24＋y423＋…＋y720＝（α＋y1−2y0）26
＋（y4＋β＋γ−2α）24 ＋（y6＋y5−2y4）22＋（y8＋y7−2y6）20 ……(1) ただし、y8＝０とする。 (1)式において、第１項の（α＋y1−2y0）26、
第３項の（y6＋y5−2y4）22、及び第４項の（y8
＋y7−2y6）20は、従来のブースのアルゴリズム
により対応できる。すなわち、第２図に示すブー
スのアルゴリズムを実現する回路９1〜９3を用い
て導出することができる。しかし、第２項の（y4
＋β＋γ−2α）24については、ブースのアルゴリ
ズムについての若干の修正が必要となる。これ
は、第１表の中欄に示すように、（y4＋β＋γ−
2α）に対応する値に“＋３”という値が存在す
るためである。この“＋３”という値は演算処理
を高速に行なう上で好ましくないものである。 “＋３”という値をとるのは、第１表より、
（α、β、γ）＝（０、１、１）のときであること
が分かる。このとき、α、β、γの値を部分的に
加算すると、（α、β、γ）＝（１、０、０）とな
りキヤリは上位に伝搬しない。この点に着目し、
（α、β、γ）を次のようにして（α′、β′、γ′）
に置き換える。 ≪イ≫ （α、β、γ）≠（０、１、１）のとき、
（α′、β′、γ′）＝（α、β、γ） ≪ロ≫ （α、β、γ）＝（０、１、１）のとき、
（α′、β′、γ′）＝（１、０、０） 第１表の右欄は、その置き換えの結果を示した
ものである。なお、（α、β、γ）＝（０、１、１）
の場合において、(1)式第１項（α＋y1−2y0）26
のαでは、α＋βγを用いることにより、桁移動
（シフト）と２の補数により従来の２次のブース
のアルゴリズムと同様に取り扱うことができる。
【表】
【表】
第６図は、本願発明の適用例を説明するための
図である。第６図において、信号処理を実現する
演算部２１、信号処理の対象となる数値データを
格納するメモリ部２２、Ａ／Ｄ、Ｄ／Ａ変換器な
どといつた外部モジユール２５とのインタフエー
スを実現するＩ／Ｏ部２３、これらの機能を制御
し、信号処理を実現するプログラム制御部２４で
構成された信号処理LSI２０を考える。従来、演
算部には、キヤリセーブ形加算器を用いること
で、N1＋N2＋…＋Nkなどの演算の高速化が図れ
たが、ｋ−１回の加算の後で、その加算結果メモ
リ部にセーブする際には、加算出力である２進数
値に桁上げ保存レジスタの内容（桁上げ情報）を
加えて最終結果を得る必要があつた。けれども、
２進数値と桁上げ保存レジスタの内容（桁上げ情
報）をそのままメモリ部に記憶できるようにすれ
ば、この最終的な加算処理の時間を削減でき、全
体としての信号処理の高速化が図れる。 本発明は、２進数値と桁上げ情報とからなる数
値データを直接入力できる乗算器を実現するもの
である。本発明の高速乗算器を採用すれば、例え
ば、第６図の演算部２１及びメモリ部２２では、
２進数値と桁上げ情報とからなる数値データをそ
のまま取り扱うことが可能になる。外部機能モジ
ユールへの出力時のみ、２進数値と桁上げ情報と
の加算を行なうことで、全体としての処理の高速
化が図れる。 (6) 発明の効果 本発明の高速乗算器は入出力データとして桁上
げ保存加算器の出力と同様な形式のデータを扱え
るので、一連の演算処理の最終時にのみ保存され
ていたキヤリの加算を行なえば良いから、乗算処
理を高速に行なえるので効果は大である。
図である。第６図において、信号処理を実現する
演算部２１、信号処理の対象となる数値データを
格納するメモリ部２２、Ａ／Ｄ、Ｄ／Ａ変換器な
どといつた外部モジユール２５とのインタフエー
スを実現するＩ／Ｏ部２３、これらの機能を制御
し、信号処理を実現するプログラム制御部２４で
構成された信号処理LSI２０を考える。従来、演
算部には、キヤリセーブ形加算器を用いること
で、N1＋N2＋…＋Nkなどの演算の高速化が図れ
たが、ｋ−１回の加算の後で、その加算結果メモ
リ部にセーブする際には、加算出力である２進数
値に桁上げ保存レジスタの内容（桁上げ情報）を
加えて最終結果を得る必要があつた。けれども、
２進数値と桁上げ保存レジスタの内容（桁上げ情
報）をそのままメモリ部に記憶できるようにすれ
ば、この最終的な加算処理の時間を削減でき、全
体としての信号処理の高速化が図れる。 本発明は、２進数値と桁上げ情報とからなる数
値データを直接入力できる乗算器を実現するもの
である。本発明の高速乗算器を採用すれば、例え
ば、第６図の演算部２１及びメモリ部２２では、
２進数値と桁上げ情報とからなる数値データをそ
のまま取り扱うことが可能になる。外部機能モジ
ユールへの出力時のみ、２進数値と桁上げ情報と
の加算を行なうことで、全体としての処理の高速
化が図れる。 (6) 発明の効果 本発明の高速乗算器は入出力データとして桁上
げ保存加算器の出力と同様な形式のデータを扱え
るので、一連の演算処理の最終時にのみ保存され
ていたキヤリの加算を行なえば良いから、乗算処
理を高速に行なえるので効果は大である。
第１図は従来の並列乗算器の構成例を示すブロ
ツク図、第２図は本発明の１実施例のブロツク
図、第３図は部分積について説明する図、第４図
は本発明の１実施例の加算回路を説明する図、第
５図は部分積のビツト値について説明する図、第
６図は、本発明の適用例を説明するための図であ
る。 １，６……被乗数レジスタ、２，８……乗数レ
ジスタ、３1〜３4，９1〜９3……２次のブースの
アルゴリズムを実現する回路、４1〜４3，１２…
…加算回路、５……キヤリの伝搬ルート、７……
桁上げ情報レジスタ、１０……変形２次のブース
のアルゴリズムを実現する回路、１１……１ビツ
トマルチ回路、１３……出力レジスタ、１４1〜
１４3……桁上げ保存加算器、１５……４ビツト
桁上げ保存加算器、１６……出力データの形式、
２０……信号処理LSI、２１……演算部、２２…
…メモリ部、２３……Ｉ／Ｏ部、２４……プログ
ラム制御部、２５……外部モジユール。
ツク図、第２図は本発明の１実施例のブロツク
図、第３図は部分積について説明する図、第４図
は本発明の１実施例の加算回路を説明する図、第
５図は部分積のビツト値について説明する図、第
６図は、本発明の適用例を説明するための図であ
る。 １，６……被乗数レジスタ、２，８……乗数レ
ジスタ、３1〜３4，９1〜９3……２次のブースの
アルゴリズムを実現する回路、４1〜４3，１２…
…加算回路、５……キヤリの伝搬ルート、７……
桁上げ情報レジスタ、１０……変形２次のブース
のアルゴリズムを実現する回路、１１……１ビツ
トマルチ回路、１３……出力レジスタ、１４1〜
１４3……桁上げ保存加算器、１５……４ビツト
桁上げ保存加算器、１６……出力データの形式、
２０……信号処理LSI、２１……演算部、２２…
…メモリ部、２３……Ｉ／Ｏ部、２４……プログ
ラム制御部、２５……外部モジユール。
Claims (1)
- １ 被乗数たる２進数値と桁上げ情報との組み合
わせからなる数値データと、乗数たる２進数値と
桁上げ情報との組み合わせからなる数値データと
を入力として、被乗数と乗数の部分値との積と、
被乗数と乗数の桁上げ情報を含む部分値との積
と、被乗数の桁上げ情報と乗数の積とを加算し
て、その結果を２進数値と桁上げ情報との組み合
わせからなる数値データとして出力することを特
徴とする高速乗算器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250029A JPS60142424A (ja) | 1983-12-28 | 1983-12-28 | 高速乗算器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250029A JPS60142424A (ja) | 1983-12-28 | 1983-12-28 | 高速乗算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60142424A JPS60142424A (ja) | 1985-07-27 |
| JPH0584528B2 true JPH0584528B2 (ja) | 1993-12-02 |
Family
ID=17201773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250029A Granted JPS60142424A (ja) | 1983-12-28 | 1983-12-28 | 高速乗算器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60142424A (ja) |
-
1983
- 1983-12-28 JP JP58250029A patent/JPS60142424A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60142424A (ja) | 1985-07-27 |
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