JPH0584531B2 - - Google Patents
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- JPH0584531B2 JPH0584531B2 JP59240433A JP24043384A JPH0584531B2 JP H0584531 B2 JPH0584531 B2 JP H0584531B2 JP 59240433 A JP59240433 A JP 59240433A JP 24043384 A JP24043384 A JP 24043384A JP H0584531 B2 JPH0584531 B2 JP H0584531B2
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- JP
- Japan
- Prior art keywords
- central processing
- interrupt signal
- interrupt
- flag
- normal flag
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0763—Error or fault detection not based on redundancy by bit configuration check, e.g. of formats or tags
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Testing And Monitoring For Control Systems (AREA)
- Safety Devices In Control Systems (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、マイクロコンピユータを用いてシス
テムを制御する制御装置において、該制御装置に
異常が生じたとき、これを検出するのに好適な暴
走検出装置に関する。
テムを制御する制御装置において、該制御装置に
異常が生じたとき、これを検出するのに好適な暴
走検出装置に関する。
一般にマイクロコンピユータ応用システムは、
第１図のように構成される。３はシステム全体の
処理順序を記憶したシステムプログラム用
ROM、２は上記ROM３の記憶内容に従つて演
算処理、制御を行う中央演算処理部（以下CPU
を称する）、４は演算・制御時のワーキングある
いは各種データを収納する記憶部としての
RAM、５は内外からの信号を取込む入力部、６
はCPU２での演算結果等を出力する出力部、１
は上記各部分で構成される制御装置である。７は
制御装置１と外部を接続するインターフエース、
８はインターフエース７を介し出力部６の出力信
号を受けて制御される負荷である。
第１図のように構成される。３はシステム全体の
処理順序を記憶したシステムプログラム用
ROM、２は上記ROM３の記憶内容に従つて演
算処理、制御を行う中央演算処理部（以下CPU
を称する）、４は演算・制御時のワーキングある
いは各種データを収納する記憶部としての
RAM、５は内外からの信号を取込む入力部、６
はCPU２での演算結果等を出力する出力部、１
は上記各部分で構成される制御装置である。７は
制御装置１と外部を接続するインターフエース、
８はインターフエース７を介し出力部６の出力信
号を受けて制御される負荷である。
このように構成されたシステムでは正常動作中
に強力な外乱ノイズ、構成部品の故障等により
CPU２の制御が不能（以下暴走と称する）とな
つた場合、出力部６からランダムな出力信号が発
生する。負荷によつては安全上問題のある動作を
起す場合があり、特に負荷としてモータ、ソレノ
イド等を接続し、工作機械、コンベア、自動組立
機等を制御する場合その危険度はきわめて大き
い。
に強力な外乱ノイズ、構成部品の故障等により
CPU２の制御が不能（以下暴走と称する）とな
つた場合、出力部６からランダムな出力信号が発
生する。負荷によつては安全上問題のある動作を
起す場合があり、特に負荷としてモータ、ソレノ
イド等を接続し、工作機械、コンベア、自動組立
機等を制御する場合その危険度はきわめて大き
い。
そこで、従来はシステム規模に応じた各種の安
全対策を施している。監視タイマ（ウオツチドツ
グタイマ）方式もその１つである。
全対策を施している。監視タイマ（ウオツチドツ
グタイマ）方式もその１つである。
第２図に示すものは監視タイマ（ウオツチドツ
グタイマ）方式である。これはCPU２が正常動
作しているとき所定の演算処理の前後に第３図に
示すようなパルスイを発生し、これの発生したと
きから時間ａの長さの信号ロをパルス発生部２１
から発生するようにし、さらに信号ロの発生して
いる間はラツチ部２３のラツチ動作を停止させ、
ラツチ部２３の入力にはクロツク発生部２２から
周期ｂの信号ハを加えるように構成されている
（ａ＞ｂと設定する）。そして、CPU２の制御が
不能になる、即ち異常になると、システムに暴走
が発生し、所定の演算がいつまでも終了しないの
で、信号イが発生しなくなり、次いで信号ロも発
生しなくなる。従つてラツチ部２３が動作して信
号ハの立上りタイミングで異常検知信号ニが発生
する。
グタイマ）方式である。これはCPU２が正常動
作しているとき所定の演算処理の前後に第３図に
示すようなパルスイを発生し、これの発生したと
きから時間ａの長さの信号ロをパルス発生部２１
から発生するようにし、さらに信号ロの発生して
いる間はラツチ部２３のラツチ動作を停止させ、
ラツチ部２３の入力にはクロツク発生部２２から
周期ｂの信号ハを加えるように構成されている
（ａ＞ｂと設定する）。そして、CPU２の制御が
不能になる、即ち異常になると、システムに暴走
が発生し、所定の演算がいつまでも終了しないの
で、信号イが発生しなくなり、次いで信号ロも発
生しなくなる。従つてラツチ部２３が動作して信
号ハの立上りタイミングで異常検知信号ニが発生
する。
即ち、異常時には第３図の破線に示すように、
発生すべきパルスイが発生しないことになる。こ
れにより、ラツチ部２３の停止が解除となり、そ
の解除後の最初の信号ｐをラツチしてしまうの
で、ラツチ部２３から異常信号ニが発生する。そ
の結果、異常処理を行うことにより、システムの
暴走に対処するように構成している。
発生すべきパルスイが発生しないことになる。こ
れにより、ラツチ部２３の停止が解除となり、そ
の解除後の最初の信号ｐをラツチしてしまうの
で、ラツチ部２３から異常信号ニが発生する。そ
の結果、異常処理を行うことにより、システムの
暴走に対処するように構成している。
しかし、上記従来例は、CPU２の異常を検出
するため、パルス発生部２１、クロツク発生部２
２、ラツチ部２３の回路構成を必要とする上、該
回路構成が複雑であり、また各信号発生部のタイ
ミング調整が必要となつて、ハード・ソフトの両
面にわたつて異常検知対策を施すことが余儀なく
され、従つて、経済性においてきわめて不利であ
つた。
するため、パルス発生部２１、クロツク発生部２
２、ラツチ部２３の回路構成を必要とする上、該
回路構成が複雑であり、また各信号発生部のタイ
ミング調整が必要となつて、ハード・ソフトの両
面にわたつて異常検知対策を施すことが余儀なく
され、従つて、経済性においてきわめて不利であ
つた。
本発明は、上記した従来の不具合に鑑み、既存
の回路を利用し、その回路とソフトの追加とによ
つてシステムの暴走を簡単かつ確実に検出するこ
とができるようにした制御装置の暴走検出装置を
提供せんとするものである。
の回路を利用し、その回路とソフトの追加とによ
つてシステムの暴走を簡単かつ確実に検出するこ
とができるようにした制御装置の暴走検出装置を
提供せんとするものである。
本発明は、中央演算処理部への割込み信号発生
回路をハードで構成した。このため、割込み信号
はシステムの暴走と無関係に必ず一定周期で発生
する。従つて、例えシステムが暴走状態であつて
も、割込み信号が印加されると、割込み処理ルー
チンに入る事になる。そこで、中央演算処理部に
一定時間毎に割込み信号を印加し、該割込み信号
によつて割込み処理ルーチンが動作する。該割込
み処理ルーチンの動作によつて中央演算処理部の
本来の演算処理の足跡から暴走状態を検出するこ
とができ、これによつて前記の目的を達成できた
ものである。
回路をハードで構成した。このため、割込み信号
はシステムの暴走と無関係に必ず一定周期で発生
する。従つて、例えシステムが暴走状態であつて
も、割込み信号が印加されると、割込み処理ルー
チンに入る事になる。そこで、中央演算処理部に
一定時間毎に割込み信号を印加し、該割込み信号
によつて割込み処理ルーチンが動作する。該割込
み処理ルーチンの動作によつて中央演算処理部の
本来の演算処理の足跡から暴走状態を検出するこ
とができ、これによつて前記の目的を達成できた
ものである。
〔発明の実施例〕
以下、本発明の実施の一例を第４図乃至第６図
について説明する。第４図乃至第６図は本発明に
よる制御装置の暴走検出装置の一実施例を示し、
同図において従来例と同一符号のものは同じもの
を表わしている。
について説明する。第４図乃至第６図は本発明に
よる制御装置の暴走検出装置の一実施例を示し、
同図において従来例と同一符号のものは同じもの
を表わしている。
第４図は割込信号回路を示している。即ち、発
振器１０の出力側に分周器１１の入力側が接続さ
れ、分周器１１の出力側が中央演算処理部２の割
込入力側に接続されている。そして、発振器１０
が基本クロツクを発生し、該基本クロツクを分周
器１１が分周することによつてその一定周期単位
のクロツクを中央演算処理部２に出力している。
分周器１１のクロツク出力は、タイマー演算の基
本パルスとして使用しているものであつて、本実
施例ではそのパルスを中央演算処理部２への割込
信号として利用する。
振器１０の出力側に分周器１１の入力側が接続さ
れ、分周器１１の出力側が中央演算処理部２の割
込入力側に接続されている。そして、発振器１０
が基本クロツクを発生し、該基本クロツクを分周
器１１が分周することによつてその一定周期単位
のクロツクを中央演算処理部２に出力している。
分周器１１のクロツク出力は、タイマー演算の基
本パルスとして使用しているものであつて、本実
施例ではそのパルスを中央演算処理部２への割込
信号として利用する。
一方、前記中央演算処理部２は、第５図に示す
ように、一連の演算を処理した（ステツプ51）
後、その演算処理が正常に行われたことを表わす
正常フラグ１２をセツトすることができるように
なつている（ステツプ52）。該正常フラグ１２は、
一連の演算処理毎にセツトされる。従つて、一連
の演算処理が正常であれば、正常フラグ１２がセ
ツトされ、それら一連の動作が繰り返される。
ように、一連の演算を処理した（ステツプ51）
後、その演算処理が正常に行われたことを表わす
正常フラグ１２をセツトすることができるように
なつている（ステツプ52）。該正常フラグ１２は、
一連の演算処理毎にセツトされる。従つて、一連
の演算処理が正常であれば、正常フラグ１２がセ
ツトされ、それら一連の動作が繰り返される。
なお、一連の演算処理が正常に行われなかつた
場合、本例では正常フラグ１２がセツトされず、
何の表示もしないようにしているが、例えば異常
フラグをセツトするようにしても良い。
場合、本例では正常フラグ１２がセツトされず、
何の表示もしないようにしているが、例えば異常
フラグをセツトするようにしても良い。
そして、一連の演算処理が行われ、かつ正常フ
ラグがセツトされたとき、前記分周器１１からの
割込み信号が中央演算処理部２に印加されるよう
になつている。そのため、割込み信号の周期は、
演算処理と正常フラグのセツトとからなる一連の
動作の周期より大きめに設定されている。
ラグがセツトされたとき、前記分周器１１からの
割込み信号が中央演算処理部２に印加されるよう
になつている。そのため、割込み信号の周期は、
演算処理と正常フラグのセツトとからなる一連の
動作の周期より大きめに設定されている。
また中央演算処理部２には、第６図に示すよう
に割込み信号が入力されたとき（ステツプ61）、
割込み処理ルーチンが動作して割込み処理を実行
する。即ち、割込み処理は、割込み信号の入力
時、正常フラグ１２がセツトされているか否かを
チエツクする（ステツプ62）。その際、正常フラ
グ１２がセツトされている場合には中央演算処理
部２を正常と見なして正常フラグ１２をリセツト
させ（ステツプ63）、かつ正常フラグ１２がセツ
トされていない場合には中央演算処理部２を異常
と見なして異常処理を実行する（ステツプ65）よ
うに構成されている。異常処理の内容としては、
例えば制御装置の嫁動を停止させる方法があり、
予め設定されている。従つて、中央演算処理部２
は、システムプログラムに従つて演算処理をする
機能と、割込みによりシステムプログラムの演算
処理を中断して割込み処理を行う機能を備えてお
り、例えばプログラマブルコントローラ（PCS）
のCPUをなしている。
に割込み信号が入力されたとき（ステツプ61）、
割込み処理ルーチンが動作して割込み処理を実行
する。即ち、割込み処理は、割込み信号の入力
時、正常フラグ１２がセツトされているか否かを
チエツクする（ステツプ62）。その際、正常フラ
グ１２がセツトされている場合には中央演算処理
部２を正常と見なして正常フラグ１２をリセツト
させ（ステツプ63）、かつ正常フラグ１２がセツ
トされていない場合には中央演算処理部２を異常
と見なして異常処理を実行する（ステツプ65）よ
うに構成されている。異常処理の内容としては、
例えば制御装置の嫁動を停止させる方法があり、
予め設定されている。従つて、中央演算処理部２
は、システムプログラムに従つて演算処理をする
機能と、割込みによりシステムプログラムの演算
処理を中断して割込み処理を行う機能を備えてお
り、例えばプログラマブルコントローラ（PCS）
のCPUをなしている。
次に、実施例の暴走検出装置の動作を詳細に説
明する。
明する。
中央演算処理部２の動作時、一連の演算処理が
正常に行われた後、正常フラグ１２がセツトさ
れ、この動作が繰り返される（ステツプ51、52）。
そのとき、割込み信号が中央演算処理装置に印加
されると、該中央演算処理部２はハード的に通常
の処理を中断し、割込み処理を行う（ステツプ
61）。割込み処理は、正常フラグをチエツクし、
該フラグが立つていることがわかると、中央演算
処理部２による制御が適切であることにより、正
常動作が行われていることを確認できる。そし
て、正常動作確認後は、次の監視のために、前記
正常フラグ１２をリセツトして割込み処理を終了
し（ステツプ63）、通常の処理に戻る（ステツプ
64）。
正常に行われた後、正常フラグ１２がセツトさ
れ、この動作が繰り返される（ステツプ51、52）。
そのとき、割込み信号が中央演算処理装置に印加
されると、該中央演算処理部２はハード的に通常
の処理を中断し、割込み処理を行う（ステツプ
61）。割込み処理は、正常フラグをチエツクし、
該フラグが立つていることがわかると、中央演算
処理部２による制御が適切であることにより、正
常動作が行われていることを確認できる。そし
て、正常動作確認後は、次の監視のために、前記
正常フラグ１２をリセツトして割込み処理を終了
し（ステツプ63）、通常の処理に戻る（ステツプ
64）。
一方、一連の演算処理が正常に行われなかつた
場合、正常フラグ１２がセツトされない。しか
し、割込み信号が印加されると、ハード的に割込
み処理に移るので、割込み処理は、正しく行われ
る。即ち、正常フラグ１２のチエツクによつて該
フラグ１２がリセツトされたままの状態となつて
いることがわかるので、中央演算処理部２による
制御動作の異常状態を確実に検出することがで
き、異常処理が実行される（ステツプ65）。この
ようなことは、中央演算処理部２自体としては正
常であり、その正常動作中に外乱ノイズ、構成部
品の故障等によつて中央演算処理部２の制御が不
能となつたときに異常処理が実行されることとな
る。
場合、正常フラグ１２がセツトされない。しか
し、割込み信号が印加されると、ハード的に割込
み処理に移るので、割込み処理は、正しく行われ
る。即ち、正常フラグ１２のチエツクによつて該
フラグ１２がリセツトされたままの状態となつて
いることがわかるので、中央演算処理部２による
制御動作の異常状態を確実に検出することがで
き、異常処理が実行される（ステツプ65）。この
ようなことは、中央演算処理部２自体としては正
常であり、その正常動作中に外乱ノイズ、構成部
品の故障等によつて中央演算処理部２の制御が不
能となつたときに異常処理が実行されることとな
る。
なお、１割込み周期内で一連の演算処理と正常
フラグ１２のセツトとを終了させたが、場合によ
つては１割込み周期内で二回以上の一連の演算処
理が終了することもある。その場合には、一回目
の一連の演算処理終了によつて正常フラグがセツ
トされたとき、その正常フラグを二回目の演算処
理終了後まで保持し、その二回目の演算処理終了
後にフラグを更新することになる。勿論、異常で
あれば正常フラグはセツトしない。
フラグ１２のセツトとを終了させたが、場合によ
つては１割込み周期内で二回以上の一連の演算処
理が終了することもある。その場合には、一回目
の一連の演算処理終了によつて正常フラグがセツ
トされたとき、その正常フラグを二回目の演算処
理終了後まで保持し、その二回目の演算処理終了
後にフラグを更新することになる。勿論、異常で
あれば正常フラグはセツトしない。
このように、割込み信号として、発振器１０、
分周器１１を利用し、しかも発振器１０を中央演
算処理部の基本クロツク発生用として用いてある
ので、付加すべきハードを分周器１１のみで済ま
せることができる。また、正常フラグ１２のセツ
ト及び割込み後の正常フラグ１２のリセツトを、
簡単なソフトで実現できる。従つて、複雑な回路
構成を用いた従来と比較すると、ハードとソフト
との追加を簡素化することができる。
分周器１１を利用し、しかも発振器１０を中央演
算処理部の基本クロツク発生用として用いてある
ので、付加すべきハードを分周器１１のみで済ま
せることができる。また、正常フラグ１２のセツ
ト及び割込み後の正常フラグ１２のリセツトを、
簡単なソフトで実現できる。従つて、複雑な回路
構成を用いた従来と比較すると、ハードとソフト
との追加を簡素化することができる。
なお、発振器１０、分周器１１の代りに、該分
周期１１と同一周期のクロツクを出力する発振器
を設けても良い。
周期１１と同一周期のクロツクを出力する発振器
を設けても良い。
以上の実施例より明らかなように、本発明は、
既存の回路を利用し、その回路とソフト追加とに
よつて中央演算処理部による制御不能な状態を確
実に検出できるように構成したので、異常時には
システムが暴走するのを未然に防ぐことができる
と共に、経済的にも優れた暴走検出装置を提供で
きる利点がある。
既存の回路を利用し、その回路とソフト追加とに
よつて中央演算処理部による制御不能な状態を確
実に検出できるように構成したので、異常時には
システムが暴走するのを未然に防ぐことができる
と共に、経済的にも優れた暴走検出装置を提供で
きる利点がある。
第１図は制御装置を示すブロツク図、第２図は
従来の監視タイマの一構成例を示すブロツク図、
第３図は従来の監視タイマのタイムチヤート、第
４図乃至第６図は本発明による制御装置の暴走検
出装置の一実施例を示し、第４図は割込み信号発
生回路図、第５図は中央演算処理装置における通
常処理のフローチヤート、第６図は同じく割込み
処理のフローチヤートである。 １……制御装置、２……中央演算処理部、３…
…ROM、４……RAM、５……入力部、６……
出力部、１０……発振器、１１……分周器、１２
……正常フラグ。
従来の監視タイマの一構成例を示すブロツク図、
第３図は従来の監視タイマのタイムチヤート、第
４図乃至第６図は本発明による制御装置の暴走検
出装置の一実施例を示し、第４図は割込み信号発
生回路図、第５図は中央演算処理装置における通
常処理のフローチヤート、第６図は同じく割込み
処理のフローチヤートである。 １……制御装置、２……中央演算処理部、３…
…ROM、４……RAM、５……入力部、６……
出力部、１０……発振器、１１……分周器、１２
……正常フラグ。
Claims (1)
- １ 演算処理内容及びデータを記憶する記憶部
と、該記憶部の内容に従つて演算処理を行う中央
演算処理部と、データの取込み及びデータの送付
を行う入出力部とを有する制御装置の暴走検出装
置において、外部からの一定周期単位のクロツク
出力を前記中央演算処理部への割込信号として印
加する手段を設け、一方、中央演算処理部には一
連の演算処理毎にその演算処理が正常に実行され
たときに正常フラグをセツトする第１の手段を設
けると共に、前記割込信号の入力時に、前記正常
フラグチエツクして、正常フラグのセツトの可否
に応じて正常フラグのリセツト及び異常処理を実
行する第２の手段を設けたことを特徴とする制御
装置の暴走検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240433A JPS61120247A (ja) | 1984-11-16 | 1984-11-16 | 制御装置の暴走検出装置 |
| US06/797,894 US4710928A (en) | 1984-11-16 | 1985-11-14 | Method and apparatus for detecting the uncontrollable operation of a control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59240433A JPS61120247A (ja) | 1984-11-16 | 1984-11-16 | 制御装置の暴走検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61120247A JPS61120247A (ja) | 1986-06-07 |
| JPH0584531B2 true JPH0584531B2 (ja) | 1993-12-02 |
Family
ID=17059416
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59240433A Granted JPS61120247A (ja) | 1984-11-16 | 1984-11-16 | 制御装置の暴走検出装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4710928A (ja) |
| JP (1) | JPS61120247A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4831868A (en) * | 1988-03-17 | 1989-05-23 | Sumitomo Electric Industries, Ltd. | Method for establishing link between vehicle-mounted electronic control unit and testing device |
| US4982404A (en) * | 1988-10-12 | 1991-01-01 | American Standard Inc. | Method and apparatus for insuring operation of a multiple part system controller |
| US5048017A (en) * | 1988-12-29 | 1991-09-10 | Breneman Brian H | Watchdog timer |
| JP2008278551A (ja) * | 2007-04-25 | 2008-11-13 | Toyota Motor Corp | ステータコアおよびモータ |
| CN101976217B (zh) * | 2010-10-29 | 2014-06-04 | 中兴通讯股份有限公司 | 网络处理器异常检测方法及系统 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4592053A (en) * | 1982-02-19 | 1986-05-27 | Omron Tateisi Electronics Co. | Programmable controller |
| JPS59216256A (ja) * | 1983-05-24 | 1984-12-06 | Iwatsu Electric Co Ltd | マイクロプロセツサの動作解析装置 |
| US4594685A (en) * | 1983-06-24 | 1986-06-10 | General Signal Corporation | Watchdog timer |
| US4598355A (en) * | 1983-10-27 | 1986-07-01 | Sundstrand Corporation | Fault tolerant controller |
| US4586179A (en) * | 1983-12-09 | 1986-04-29 | Zenith Electronics Corporation | Microprocessor reset with power level detection and watchdog timer |
| US4570261A (en) * | 1983-12-09 | 1986-02-11 | Motorola, Inc. | Distributed fault isolation and recovery system and method |
| US4618953A (en) * | 1984-05-01 | 1986-10-21 | Pitney Bowes Inc. | Watchdog circuit |
-
1984
- 1984-11-16 JP JP59240433A patent/JPS61120247A/ja active Granted
-
1985
- 1985-11-14 US US06/797,894 patent/US4710928A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
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| US4710928A (en) | 1987-12-01 |
| JPS61120247A (ja) | 1986-06-07 |
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