JPS6314399A

JPS6314399A - 半導体不揮発性記憶装置

Info

Publication number: JPS6314399A
Application number: JP61157462A
Authority: JP
Inventors: Hideki Arakawa; 秀貴荒川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1986-07-04
Filing date: 1986-07-04
Publication date: 1988-01-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕高抵抗ポリシリコンを負荷抵抗としたＳＲＡＭセルと不
揮発性メモリセルを１対１に組合せて集積化した不揮発
性記憶装置において、リコール時にワード線を全選択と
してビット線に所定の電位を与えＳＲＡＭセルのフリッ
プフロップをリセットし、ＳＲ計のフリッププロップの
ノードを所定の状態にリセットする制御回路を有し、リ
コール（Ｒｅｃａｌｌ）を簡単かつ確実に行なう。

〔産業上の利用分野〕

本発明は、ＳＲＡＭセルと不揮発性メモリセルを１対１
に組合せて集積化した不揮発性記憶装置に係り、特に高
抵抗負荷を用いたＳＲＡＭ構成のリコール（Ｒｅｃａｌ
ｌ）を簡単かつ確実に行なうための回路に関する。

〔従来の技術〕

不揮発性ランダムアクセスメモリとして知られるＮＶＲ
ＡＭは、ＥＥＰＲＯＭとＳＲＡＭをメモリセル単位で１
対１に対応させて集積して構成している。このＮＶＲＡ
Ｍは、電源遮断時にＳＲＡＭに記憶されているデータを
ＥＢＦＲＯＭに退避（ストア）し、電源投入時に再び呼
び戻す（リコール）ように機能するものである。

第８図（ａ）、第９図（ａ）は従来のＮＶＲＡＭの一例
を示す回路図である。

第８図（ｂ）、第９図（ｂ）はそれぞれリコール（Ｒｅ
ｃａ　］　１）時の電源Ｖ　ＣＣ％リコール信号ＲＣＬ
、制御信号ＶＲのタイミング図である。

第８図（ａ）の回路についは特願昭５８−１９１０３９
号、第９図（ａ）の回路については特開昭５８−４５６
９７号に詳述されている。

第８図（ａ）、第９図（ａ）においてはディプレッショ
ントランジスタＴ、、’ｒ２、エンハンスメントトラン
ジスタＴ３．Ｔ、がＳＲＡＭセルを構成している。また
、不揮発性メモリセルは第８図（ａ）ではゲートＦＣが
フローティング状態とされたＴｓにより構成され、第９
図（ａ）ではＦＬＯＴＯＸ（Ｆｌｏａｔｉｎｇ−ｇａｔ
ｅ　Ｔｕｎｎｅｌ　０ｘｉｄｅ　）構造のトランジスタ
によって構成される。

不揮発性メモリセルへのデータの書込みはＴｓ、Ｔ７の
フローティングゲートへの電子の注入またはフローティ
ングゲートからの電子の放出を行なうことによって行な
われる。その結果、Ｔｓ。

Ｔ７のしきい値が変り、’ｒｓ、Ｔ７がＳＲＡＭのデー
タに応じてオン又はオフ状態とされる。一方、リコール
動作は以下のように行なわれる。即ち、第８図（ａ）で
は第８図（ｂ）の如くリコールトランジスタＴ５がオン
とされてから電源Ｖｃｃが立上げられる。この時、Ｔｓ
がオンしていればノードＮ２が低レベルなのでＮ、の電
位のみが上昇し、Ｔ４がオン、Ｔｓがオフとなり、Ｎ、
が高レベルＮ２が低レベルとなる。一方、Ｔｓがオフし
ているときにはＮ２がフローティング状態になっている
のでＴ１〜Ｔ４よりなるフリップフロップの状態が一定
に定まらない。そこでＴｓがオフの時にはＴｓがオンの
時とは反対の状態にフリップフロップの状態が定まるよ
うに何らかの手段をとらなければならない。そのため、
従来はフリップフロップの状態がアンバランスになるよ
うに回路を構成していた。このフリップフロップ回路の
アンバランス状態は負荷トランジスタＴ　Ｉ　＋　　Ｔ
　２や容量Ｃ，，ｃ２の大小によって設定される。例え
ば、負荷トランジスタＴ、、Ｔ２のアンバランスは各々
のトランジスタのチャネル幅（Ｗ）とチャネル長（Ｌ）
とによるＷ／Ｌの大小関係で決められ、容１ｃ＋、ｃｚ
の容量値のアンバランスはパターンの形状に伴って決め
られる。例えば容量値を、ｃ、＞ｃ２という関係にする
とＴｓがオフしているときのリコール動作は以下のよう
にして行なわれる。即ち、電源電圧Ｖｃｃが立上がった
ときには容量Ｃ，＞Ｃ２とすると、ノードＮ１の電位は
ノードＮ２に比べて遅く立上がるのでノードＮ、はＬレ
ベル、ノードＮ２はＨレベルとなる。一方、Ｔｓがオン
のときには前述したようにＮ２は強制的にＬレベルに抑
えられるので、ノードＮｌがＨレベル、Ｎ　２がＬレベ
ルとなる。またディプレッション形の負荷トランジスタ
’ｒ、、Ｔ２のチャネル幅Ｗとチャネル長しとの関係は
、一般にＷが大きい程流れる電流は大きくなり、Ｌが小
さければ小さい程流れる電流は大きくなるので、Ｗ／Ｌ
の値は即ち抵抗値の大小と等価であり、ＣＩ　＋　　Ｃ
２に大小関係を持たせる代りに負荷即ちＷ／Ｌに大小関
係をもたせて上記のリコール動作を行なわせることもで
きる。第９図（ａ）の場合には、リコール時にＶＲが立
上げられるのでＴ７のオン・オフとＮ、、Ｎ２のレベル
との関係が第８図（ａ）とは逆になるだけであって、そ
の他の基本的動作は第８図（ａ）と同様である。つまり
、Ｔ７がオンのときにはＮ２がＨレベル、Ｎ１がＬレベ
ルとなり、Ｔ７がオフのときにはこの逆となる。但し、
容量値の関係はｃ、＜Ｃ２となる。

〔発明が解決しようとする問題点〕

上記の構成のＮＶＲＡＭにおいては、容量Ｃ，，Ｃ２は
集積回路のレイアウト設計時において、パターンに伴っ
て必然的に決められる容量を理想とするが、実際にはノ
ードＮ、に生ずる容量Ｃ１はトランジスタ’ｒ、、’ｒ
＝に依存し、ノードＮ２に生ずる容量Ｃ２はトランジス
タＴ２．Ｔ４＋　Ｔ５．Ｔ＠等に依存するので容量Ｃ２
の方が大きくなってしまい、このためｃ、＞Ｃ２の条件
を満足させるためには容量Ｃ３を意図的に大きくする必
要があり、その結果セル面積の増大を来している。一方
、負荷トランジスタ’ｒ、、Ｔ２に差をつける、即ち、
例えば、Ｔ、＞Ｔ２とするためにはチャネル幅又はチャ
ネル長しの寸法に差をつける必要があり、やはり面積の
増大を来している。さらに、Ｔ１とＴ２あるいはＣ１と
０２をアンバランスにするということは、ＳＲＡＭの特
性としてノードＮ、のしレベルとノードＮ２のＬレベル
あるいはノードＮ２のＨレベルとの関係（レベル自体及
び充電速度）が非対称となりその結果アクセスが遅くな
ると゛いう問題があり、またＴ、とＴ２のアンバランス
ではかなりのセル電流のアンバランスを必要とするため
にその結果消費電流の増大を来すという問題がある。

ところで、通常のＳＲＡＭで現在行なわれているように
、負荷のトランジスタを高抵抗のポリシリコンに置き換
えて消費電流の低減を図ることが考えられる。負荷トラ
ンジスタを高抵抗のポリシリコンに置き換えることは半
導体記憶装置の集積度の向上にも寄与できる。

この高抵抗ポリシリコンの抵抗値を極く高くすると、ピ
コＡオーダしか電流を流さないようにできる。ところが
、その場合、Ｅ２　ＰＲＯＭからＳＲＡＭにデータを復
元する場合に問題が生じる。

上記した従来例の負荷トランジスタにディプレッション
型のトランジスタを用いる場合では、電源ＶＣＣがＯｖ
になれば、ＳＲＡＭのフリップフロップのノードＮ　ｌ
５Ｎ２はすぐに平衡状態の（ＯＶ、０■）にリセットさ
れた。これに対して、高抵抗ポリシリコンの負荷を用い
た場合、非常に抵抗値が大きいので、フリップフロップ
のノードＮ。

、Ｎ２を充電するのに要する時間が非常に長くなってし
まい（例えば数百μ５ｅｃ）、その結果、復元動作が遅
くなるという問題が生じ、リコール動作時間として望ま
れる１μｓｅｃ程度の実現は不可能であった。

〔問題点を解決するための手段〕

上記のＮＶＲＡＭを低消費電力化するためにＳＲＡＭセ
ルを高抵抗ポリシリコン負荷を用いた構成とすると、リ
コールの際にフリップフロップのノードをｏｖ、ｏｖの
平衡状態にリセットすることの困難性を解決するために
、本発明者は種々の考察、研究を重ね、リコールの際フ
リップフロップのノードを完全にリセットするという従
来の方式自体を変更することも含めて検討し、本発明を
なすにいたったものである。

そして、本発明は、それぞれ高抵抗ポリシリコンを負荷
抵抗とするトランジスタでなる一対のインバータを交差
接続したフリップフロップを含みワードトランスファー
ゲートを介して情報をビット線に読出し、或いはビット
線の情報を書込むように構成されたスタティック形メモ
リセルと、データ退避時に該スタティック形メモリセル
の記憶情報に応じてオン、又はオフとなる不揮発性メモ
リトランジスタと、該スタティック形メモリセルのフリ
ップフロップのトランジスタと負荷抵抗との接続点と該
不揮発性メモリトランジスタの第１端子との間に挿入さ
れたリコール用トランスファーゲートを有し、さらに、
該不揮発性メモリトランジスタに記憶されている情報を
該スタティック形メモリセルに呼び戻す際に、ワード線
を全選択としビット線に所定の電位を与えて前記フリッ
プフロップを所定の状態にリセットし、前記リコール用
トランスファーゲートの第３端子の電位を制御してこれ
を導通せしめ、前記不揮発性メモリトランジスタの第２
端子の電位を制御し、前記フリップフロップを前記不揮
発性メモリトランジスタに記憶されている情報に応じて
セットする制御回路を具備することを特徴とする半導体
不揮発性記憶装置を提供するものである。

〔作用〕

本発明の構成によれば、スタティック形メモリセルに高
抵抗ポリシリコンの負荷抵抗を用いても、不揮発性メモ
リトランジスタからの情報のリコール時のフリップフロ
ップのリセットを、ワード線を全選択としビット線に所
定の電位を与えて前記フリップフロップを所定の状態に
リセットするので、通常のスタティック形メモリセルに
情報を書込むのと同程度の時間でリセット動作を行なう
ことができる。その結果、ＳＲＡＭに高抵抗負荷を用い
、消費電力を従来のディプレッション型の負荷トランジ
スタを用いた場合より大幅に低減することが可能になる
と共に、リセットの不完全をなくし、リコール不良を無
くすことができる。また、負荷を高抵抗ポリシリコンと
することは、メモリセルの構成を簡素化し、集積度の向
上に寄与する。

〔実施例〕

第１図は本発明の１実施例の要部を示す回路図である。

スタティックＲＡＭ　（ＳＲＡＭ）のセルをＳＴ、　Ｅ
ＥＦＲＯＭセルの不揮発性メモリトランジスタをＴＭＭ
と表している。ＢＬはビット線、ＷＬはワード線、ｖｃ
ｃは高位の電源電圧、Ｖｓｓは低位の電源でこの場合接
地電位０■である。スタティックＲＡＭのセルのフリッ
プフロップを構成するｎ−ｃｈ型ＭＯＳトランジスタを
ＴＳＩ、ＴＳ２、それぞれの負荷の高抵抗ポリシリコン
の負荷抵抗をＬＲＩ　、ＬＲ２とｔ旨示する。ここでリ
コールトランジスタＴＡＲに接続されるＳＲＡＭのフリ
ップフロップのノードＮ　２　（ＩＩＪの負荷の抵抗が
ＬＲ２であり、他方の負荷抵抗がＬＲＩである。リコー
ルトランジスタＴＡＲの他方の端子は不揮発性メモリト
ランジスタＴＭ？ｌの一方の端子に接続し、ＴＭＨの他
方の端子には制御電圧ＶＲが印加される。なお、Ｓはス
トア用回路であるが本発明はリコールに係るものであり
、その構成は従来と同じであるのでここでは説明は略す
。

以上の構成において、スタティックＲＡＭ側からＥＥＦ
ＲＯＭ側にデータを退避する動作（ストア）は従来と全
く同様である。一方、スタティックＲＡＭ側からＥＥＦ
ＲＯＭ側にデータをリコールする動作は以下のように行
なわれる。

■　ビット線電圧Ｖ　ＢＬ＝　Ｖ　ｃｃ、ビット線ＶＢ
Ｌ（バー）＝ＯＶとしてワード線を立ち上げる（ワード
線電位Ｖ　ＷＬ＝　Ｖ　ｃｃ）。それにより、ノードＮ
１の電圧ＶＮＩ−Ｖｃｃ、／−ドＮ２の電圧ＶＮ２＝Ｏ
Ｖにリセットされる。

■　全ワード線を非選択にする（ワード線電位ＶＷＬ＝
０■）。

■　リコール信号ＡＲＣをハイに引き上げ（Ｖ　ＡＲＣ
＝Ｖｃｃ）Ｌ、ＴＡＲを導通する。同時に制御信号ＶＲ
をＶＣＣレベルにする。このとき、ＨＥＰＲＯＭのセル
ＴＭＨのオン、オフに応じてＶＮＩ、ＶＮ２が変る。即
ち、第１図の場合（イ）　ＥＥＦＲＯＭのメモリトランジスタＴＭＭがオ
フの時−フリップフロップはそのまま。

（Ｖ　Ｎ１＝　Ｖ　ｃｃＳＶ　Ｎ２＝　ＯＶ）（ロ）　
Ｅｌ！ＰＲＯＦＩのメモリトランジスタＴＭＭがオンの
時−フリップフロップが反転。

（ＶＮＩ−ＯＶ、Ｖ　Ｎ２−　Ｖ　ｃｃ）第２図に本実
施例のリコールの動作波形図を示してあり、これを参照
してさらに説明する。図中、ハンチング部はＮ１または
Ｎ２の電位がＬレベルかＨレベルか不定であることを示
す。なお、ＡＲＣ，ＶＲは図示−のようにワード線ＷＬ
の立下がりの前に加えてもよい。

第２図から明らかなように前記（イ）のＥｌ！ＦＲＯＭ
のセルがオンの場合（情報ｒＯＪが入っているものとす
る）はＥＥＦＲＯＭのメモリトランジスタＴ？ＩＭのＦ
Ｇにプラスチャージが入っているのでＴＭＭはオンで、
リコール時に信号ＡＲＣがＨレベルになりリコールトラ
ンジスタＴＡＲがオンになると、ノードＮ２はＴＡＲ，
７間を介してＶＲ＝Ｖｃｃに接続される。したがって、
ＳＲＡＭのセルのノードＮ１．Ｎ２がそれぞれＨレベル
、Ｌレベルであったのが、Ｎ２のノードにＶＲ＝Ｖｃｃ
からＴＩＩＭおよびＴＡＲを介して電流が流れ込み、Ｎ
２の電位が上昇しフリップフロップが反転してＮ１がＬ
レベル、Ｎ２がＨレベルになる。即ち、これらはリコー
ル動作によりＥＥＰｌ？ＯＭのメモリトランジスタＴＭ
Ｍの「０」がＳＲＡＭのセルに復元されることを意味す
る。

また、前記（ロ）のＥＨＦＲＯＭのメモリトランジスタ
ＴＭＭがオフ（情報「１」を保持するものとする）の場
合はＦＣにマイナスチャージが入っているのでＴＭＭが
オフであり、リコールトランジスタＴＡＲがオンとなっ
てもノードＮ２はＶＲと遮断される。

従って、リコール時に信号ＡＲＣがＨレベルになり、Ｔ
ＡＲがオンになってもＳＲＡＭのセルの状態はそのまま
保持され、Ｖ　Ｎ１＝　Ｖ　ｃｃ、Ｖ　Ｎ２＝　ＯＶで
ある。

即ち、これはリコール動作によりＥＥＰＲＯＭのメモリ
トランジスタＴＭＭの「１」がＳＲＡＭのセルに復元さ
れることを意味する。

ここで、以上のような実施例の動作を保障するためには
、ＶＲをＴＭＭ　（ＯＮ）　、　ＴＡＲ，Ｔｓ２で分圧
することになるので、そのときＮ２の電圧がフリップフ
ロップのトランジスタＴｓｌのしきい値ｖｔｈを越える
ようにトランジスタＴＭＭ、ＴＡＲの寸法を設定しであ
る。

次に第３図に本実施例の前記のリコール動作を行なうた
めの全体的回路構成を示す。第３図において、１は行（
ＲＯＷ　）デコーダ１．２は列（Ｃｏｌｕｍｎ）デコー
ダ、３，４．５は制御トランジスタ、６．７．８はＮＡ
ＮＤゲート、９はセンスアンプ及び書込み回路である。

また、ＡＲＩバー（バー：反転信号を指示するものとす
る。以下同じ）、ＡＲ２、ＡＲ２バー、ＲＣ，ＲＣバー
は制御信号である。その他、スタティックメモリセルＳ
Ｔについて第１図と同一箇所には同一符号で指示してい
る。

また第４図に第３図の回路の動作波形図を示している。

第３図と第４図を対応して説明すると、リコール時に、
先ずリコールモード信号ＲＣを立ち上げる。それにより
、ゲート８の出力はＨレベルとなり、インバータを介し
てＬレベルが出力ゲートＣＯＬに与えられ、ＣＯＬは閉
じ、センスアンプ及び書込み回路９とビット線とを切り
離す。

次に信号ＡＲ２を立ち上げるとＢＬバー側のトランジス
タ４はオフ、トランジスタ５はオンになるからビット線
ＢＬバーはトランジスタ５を介して接地されＯｖになる
。一方、ビット線ＢＬの方はトランジスタ３がオンであ
り高位の電源電圧Ｖｃｃに引き上げられる。

次に、信号ＡＲＩを立ち上げると、その間ゲート７の出
力がＨレベルになり、全ワード線ＷＬが選択状態（Ｈレ
ベル）となり、ワードトランスファーゲートのトランジ
スタＴ、、’ｒ２がオンして、前記ビット線ＢＬ、ＢＬ
バーのＶｃｃ、ＯＶに応じて、ＳＲＡＭセルＳＴのフリ
ップフロップのノードＮｌ、Ｎ２がそれぞれＶｃｃ、Ｏ
Ｖにリセットされる。この状態でＡＲＩがＬレベルに転
じ、全ワード線ＷＬがＬレベルになって、ワードトラン
スファーゲートＴ、、Ｔ２がオフとなり、ＳＲＡＭセル
ＳＴのフリップフロップがビット線から切り離される。

この状態でリコール制御信号ＡＲＣがＨレベルになると
、リコールトランジスタＴＡＲがオンとなり、ＥＩｌｉ
ＰＲＯＭのメモリトランジスタＴ？ＩＨに情報「０」が
入っている（ＦＧにプラスチャージが入っている）とき
ＴＭＭがオンで、ノードＮ２はＶＲに接続される。した
がって、ＳＲＡＭのセルのノードＮｌ、Ｎ２がＮ１．Ｎ
２がそれぞれＨレベル、Ｌレベルであったのが、フリッ
プフロップが反転してＮｌ、Ｎ２がそれぞれＬレベル、
Ｈレベルとなる。　また、ＥＥＦＲＯＭのメモリトラン
ジスタＴＭＭが情報「１」を保持する場合（ＦＧがマイ
ナスチャージを持つ）はＴＭＭがオフであり、リコール
トランジスタＴＡＲがオンとなってもノードＮ２はＶｓ
ｓと遮断されており、ＳＲＡＭのセルの状態はそのまま
セットされ、ノードＮ１．Ｎ２の電位Ｖ　Ｎ１＝　ＯＶ
、Ｖ　Ｎ２＝　Ｖ　ｃｃである。

第５図に本実施例のリコール動作に必要なタイミングを
発生するための回路構成を示し、第６図にその動作波形
図を示している。

第５図の回路は入力にフリップフロップを備え、■から
■のタイミング信号を発生するタイミング発生回路（イ
ンバータ、ダイオード接続のディプレッション型ＭＯ３
）ランジスタとキャパシタからなる）を有し、フリップ
フロップの入力にリコールパルスが印加され、また最終
段のタイミング発生回路の出力■をフリップフロップに
帰還してリセットするようになっている。そして、タイ
ミング発生回路の出力信号■と■を入力とするＮＡＮＤ
ゲート出力の反転信号として信号ＡＲ２を得、■と■と
を入力とするＮＯＲゲート出力として信号ＡＰＩを得、
■と■を入力とするＮＯＲゲート出力として信号ＡＲＣ
を得、フリップフロップの出力◎より信号ＲＣを得てい
る。

第７図は本発明のＮＶＲＡＭの他の実施例の回路図であ
る。各部の符号は第１図と同一部分に同一符号を付して
いる。

不揮発性メモリトランジスタＴＭＭ’は第１図に示すよ
うなトランジスタＴＭＭとストア用回路Ｓの一部が一体
となった構造のトランジスタであり、第９図（ａ）のＴ
７に対応するＦＬＯＴＯＸ　（Ｆｌｏａｔｉｎｇ−ｇａ
ｔｅ　Ｔｕｎｎｅｌ　０ｘｉｄｅ　）構造のトランジス
タである。

この不揮発性メモリトランジスタＴＭ？’ｌ’へのデー
タの書込みは（Ｔｕｎｎｅｌ　０ｘｉｄｅを介した）Ｔ
ＭＭ’のフローテイングゲー）ＦＧへの電子の注入また
はフローティングゲートからの電子の放出を行なうこと
によって行なわれる。その結果、ＴＭＭのしきい値が変
り、ＴＭ？ｌがＳＩ’ｌＡ？Ｉのデータに応じてオン又
はオフ状態とされる。リコール時はＲＣＬによりコント
ロールゲートがＨレベルになり、フローティングゲート
ＦＧの電荷のプラス、マイナスによりオン、オフする。

不揮発性メモリトランジスタＴＭＭが情報「１」を持つ
ときフローティングゲートにマイナスチャージが入って
おりＴＭＭはオフであり、情報「０」を持つときフロー
ティングゲートにプラスチャージが入っておりＴＭＭは
オンであるとすると、フリップフロップのリセット時に
ノードＮ１をＨレベル、Ｎ２をＯｖにリセットし、先の
実施例と同じくワード線を全選択にして先の実施例と同
様にＢＬにＨレベル、ＢＬバーにＬレベルを与え、リコ
ール時にＲＣＬをＶｃｃにして、ＴＭＭがオンの時にだ
けＶＲ＝Ｖｃｃから電流をフリップフロップのノードに
流すようにすれば、Ｉ！ＥＰＲＯＭメモリトランジスタ
の情報をＳＲＡＭセルに復元することができる。

〔発明の効果〕

本発明によれば、ＮＶＲＡＭのＳＲＡＭの負荷を高抵抗
ポリシリコンにする場合にリコール時のフリップフロッ
プのノードのリセットを速やか且つ確実に行なうことが
でき、リコール動作が遅いという従来の問題を解決でき
る。そして、消費電力を従来のディプレッション型の負
荷トランジスタを用いた場合より大幅に低減すると共に
、その構成を簡単にして集積度を向上することができる
。

【図面の簡単な説明】

第１図は本発明の実施例の回路要部を示す図、第２図は
第１図の回路の動作波形図、第３図は本発明の実施例の
リコール動作を行なう構成を示す回路図、第４図は第３
図の実施例の動作波形図、第５図は第３図の本発明の実
施例に必要なタイミングを発生する回路第６図は第３図
の実施例のタイミング波形図、第７図は本発明の他の実
施例の回路図、第８図（ａ）、　　（ｂ）はそれぞれ従
来例の回路図及び動作波形図、第９図（ａ）、　　（ｂ
）はそれぞれ他の従来例の回路図、及び動作波形図であ
る。ＳＴニスタテイックＲＡＭのセルＴ　ＭＭ　：　ＥＥＦＲＯＭのメモリトランジスタＢＬ
：ビット線ＷＬ：ワード線Ｖｃｃ：高位の電源電圧Ｖｓｓ：低位の電圧ＴＡＲ：リコールトランジスタ（リコール用トランスフ
ァーゲート）ＡＲＣ：リコール制御信号ＬＲｌ、ＬＲ２：　ＳＲＡＭのフリップフロップの負荷
抵抗。高抵抗ポリシリコン

Claims

【特許請求の範囲】　それぞれ高抵抗ポリシリコンを負荷抵抗とするトラン
ジスタでなる一対のインバータを交差接続したフリップ
フロップを含みワードトランスファーゲートを介して情
報をビット線に読出し、或いはビット線の情報を書込む
ように構成されたスタティック形メモリセルと、データ退避時に該スタティック形メモリセルの記憶情報
に応じてオン、又はオフとなる不揮発性メモリトランジ
スタと、該スタティック形メモリセルのフリップフロップのトラ
ンジスタと負荷抵抗との接続点と該不揮発性メモリトラ
ンジスタの第１端子との間に挿入されたリコール用トラ
ンスファーゲートを有し、さらに、該不揮発性メモリト
ランジスタに記憶されている情報を該スタティック形メ
モリセルに呼び戻す際に、ワード線を全選択としビット
線に所定の電位を与えて前記フリップフロップを所定の
状態にリセットし、前記リコール用トランスファーゲー
トの第３端子の電位を制御してこれを導通せしめ、前記
不揮発性メモリトランジスタの第２端子の電位を制御し
、前記フリップフロップを前記不揮発性メモリトランジ
スタに記憶されている情報に応じてセットする制御回路
を具備することを特徴とする半導体不揮発性記憶装置。