JPH0584680B2 - - Google Patents
Info
- Publication number
- JPH0584680B2 JPH0584680B2 JP60255846A JP25584685A JPH0584680B2 JP H0584680 B2 JPH0584680 B2 JP H0584680B2 JP 60255846 A JP60255846 A JP 60255846A JP 25584685 A JP25584685 A JP 25584685A JP H0584680 B2 JPH0584680 B2 JP H0584680B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- resistor
- low
- fired ceramic
- circuit board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Parts Printed On Printed Circuit Boards (AREA)
- Glass Compositions (AREA)
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Non-Adjustable Resistors (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
（産業上の利用分野）
本発明は低温焼成セラミツク回路基板、殊に抵
抗の設計が容易な低温焼成セラミツク回路基板に
関するものである。 （従来技術とその問題点） 一般的に抵抗の長さと幅によつて比抵抗が変動
する所謂ターミナル効果は、これが大きいと回路
設計が難かしくなるために厚膜ハイブリツドセラ
ミツク基板の分野ではターミナル効果を如何に少
く、かつ安定させるかが重要な課題となつてい
る。 このターミナル効果を少く、かつ安定させる方
法として高温焼成セラミツク基板では従来抵抗ペ
ーストの組成を変更することにより対処している
が、この方法は、抵抗ペーストの組成を自由に変
更することが難かしい低温焼成セラミツク基板に
は応用できない。 このため、低温焼成セラミツク基板では、従
来、一つのシート抵抗のペーストで異なつた抵抗
値を持つ抵抗体を設計するためには抵抗体の長さ
及び幅を変えて調整していた。 しかし、銀（Ag）系導体を電極とする場合、
電極の影響を受けるので、長さ１mm以下の抵抗体
は安定しない。 ところが、パターンの高密度化のためには抵抗
体をあまり大きくすることはできず小さければ小
さい程望ましい。 従つて、抵抗体の設計上、この相反する２つの
条件を満足させるために従来の抵抗体の設計範囲
はシート抵抗の30〜50％程度に留まつているのが
実情である。 （発明の目的） 本発明は上記の問題点を解消したターミナル効
果が小さくかつ安定した抵抗体の設計が容易な低
温焼成セラミツク回路基板を提供することを目的
とするものである。 （問題点を解決するための手段） 本発明は、銀又は銀−パラジウムを主体とする
金属を導体とし、RuO2−ガラス系を抵抗体とし
て使用した低融点ガラスとアルミナとからなる低
温焼成セラミツク回路基板において、抵抗体層の
下層に絶縁層を介して、抵抗体層の位置に対応さ
せて下層導体層を配置すると共に、その下層導体
層の長さＬと抵抗体層の有効長さｌ、及び下層導
体層の幅Ｗと抵抗体層の幅ｗは下記の関係式を
夫々満足し、 Ｌ≧ｌ，Ｗ≧ｗ かつ、抵抗体層とその下層導体層との間隔を
100μm以下にしたことにより、ターミナル効果が
小さくかつ安定した低温焼成セラミツク回路基板
を得るものである。 （実施例） 以下、本発明を比較例としての従来例と併せて
説明する。 第１図ａは本発明の低温焼成セラミツク回路基
板の縦断面図で、第１図ｂは第１図ａの拡大平面
図である。１は基板（テープ）、２，２′は基板１
上に積層された絶縁層、３は基板１と絶縁層２と
の間に設けられた（印刷された）第２導体層、
４，４′は絶縁層２，２′間に設けられた（印刷さ
れた）第１導体層、５は第１導体層４，４′間に
印刷により設けられた抵抗体層で、該抵抗体層５
は前記第２導体層３の上層に位置するように配設
されている。ここで、下層の第２導体層３の幅及
び長さをそれぞれＷ及びＬとし、他方、抵抗体層
５の幅及び有効長さをそれぞれｗ及びｌとする
と、Ｌ≧ｌ、及びＷ≧ｗの関係を満足する。 図示した例においては、抵抗体層５と第２導体
層３との間隔は40μmであつた。 第１図ａ及びｂに示す本発明の低温セラミツク
回路基板は、一般に知られている一体焼成、即ち
同時焼成の技法あるいは個別焼成の技法を用いて
焼成されれば良い。同時焼成の場合、通常使用さ
れている印刷法によつて、基板１上に、第２導体
層３を印刷し、次に絶縁層２を印刷し、更に第１
導体４，４′を印刷し、次にこの導体４，４′間を
覆うように、抵抗体層５を印刷し、その上に絶縁
層２′を印刷して、一体焼成することによつて形
成される。 一方、個別焼成の場合、焼成された基板１に第
２導体３を印刷して、焼成後、更に絶縁層を印刷
して焼成し、次に同様に印刷と焼成を繰り返せば
良い。 第１図に示す低温焼成セラミツク回路基板のテ
ープ（基板）、絶縁層及び抵抗の組成は第１表に
示す組成のものを使用した。
抗の設計が容易な低温焼成セラミツク回路基板に
関するものである。 （従来技術とその問題点） 一般的に抵抗の長さと幅によつて比抵抗が変動
する所謂ターミナル効果は、これが大きいと回路
設計が難かしくなるために厚膜ハイブリツドセラ
ミツク基板の分野ではターミナル効果を如何に少
く、かつ安定させるかが重要な課題となつてい
る。 このターミナル効果を少く、かつ安定させる方
法として高温焼成セラミツク基板では従来抵抗ペ
ーストの組成を変更することにより対処している
が、この方法は、抵抗ペーストの組成を自由に変
更することが難かしい低温焼成セラミツク基板に
は応用できない。 このため、低温焼成セラミツク基板では、従
来、一つのシート抵抗のペーストで異なつた抵抗
値を持つ抵抗体を設計するためには抵抗体の長さ
及び幅を変えて調整していた。 しかし、銀（Ag）系導体を電極とする場合、
電極の影響を受けるので、長さ１mm以下の抵抗体
は安定しない。 ところが、パターンの高密度化のためには抵抗
体をあまり大きくすることはできず小さければ小
さい程望ましい。 従つて、抵抗体の設計上、この相反する２つの
条件を満足させるために従来の抵抗体の設計範囲
はシート抵抗の30〜50％程度に留まつているのが
実情である。 （発明の目的） 本発明は上記の問題点を解消したターミナル効
果が小さくかつ安定した抵抗体の設計が容易な低
温焼成セラミツク回路基板を提供することを目的
とするものである。 （問題点を解決するための手段） 本発明は、銀又は銀−パラジウムを主体とする
金属を導体とし、RuO2−ガラス系を抵抗体とし
て使用した低融点ガラスとアルミナとからなる低
温焼成セラミツク回路基板において、抵抗体層の
下層に絶縁層を介して、抵抗体層の位置に対応さ
せて下層導体層を配置すると共に、その下層導体
層の長さＬと抵抗体層の有効長さｌ、及び下層導
体層の幅Ｗと抵抗体層の幅ｗは下記の関係式を
夫々満足し、 Ｌ≧ｌ，Ｗ≧ｗ かつ、抵抗体層とその下層導体層との間隔を
100μm以下にしたことにより、ターミナル効果が
小さくかつ安定した低温焼成セラミツク回路基板
を得るものである。 （実施例） 以下、本発明を比較例としての従来例と併せて
説明する。 第１図ａは本発明の低温焼成セラミツク回路基
板の縦断面図で、第１図ｂは第１図ａの拡大平面
図である。１は基板（テープ）、２，２′は基板１
上に積層された絶縁層、３は基板１と絶縁層２と
の間に設けられた（印刷された）第２導体層、
４，４′は絶縁層２，２′間に設けられた（印刷さ
れた）第１導体層、５は第１導体層４，４′間に
印刷により設けられた抵抗体層で、該抵抗体層５
は前記第２導体層３の上層に位置するように配設
されている。ここで、下層の第２導体層３の幅及
び長さをそれぞれＷ及びＬとし、他方、抵抗体層
５の幅及び有効長さをそれぞれｗ及びｌとする
と、Ｌ≧ｌ、及びＷ≧ｗの関係を満足する。 図示した例においては、抵抗体層５と第２導体
層３との間隔は40μmであつた。 第１図ａ及びｂに示す本発明の低温セラミツク
回路基板は、一般に知られている一体焼成、即ち
同時焼成の技法あるいは個別焼成の技法を用いて
焼成されれば良い。同時焼成の場合、通常使用さ
れている印刷法によつて、基板１上に、第２導体
層３を印刷し、次に絶縁層２を印刷し、更に第１
導体４，４′を印刷し、次にこの導体４，４′間を
覆うように、抵抗体層５を印刷し、その上に絶縁
層２′を印刷して、一体焼成することによつて形
成される。 一方、個別焼成の場合、焼成された基板１に第
２導体３を印刷して、焼成後、更に絶縁層を印刷
して焼成し、次に同様に印刷と焼成を繰り返せば
良い。 第１図に示す低温焼成セラミツク回路基板のテ
ープ（基板）、絶縁層及び抵抗の組成は第１表に
示す組成のものを使用した。
【表】
また、導体材料としては、第１導体層にAg：
80、Pd：20（wt％）、第２導体層にAg：100％の
導体を使用した。 第２表は第１図ａ及びｂに示す本発明の低温焼
成セラミツク回路基板及び第２図に示す従来の低
温焼成セラミツク回路基板900℃で20分間ホール
ドして焼成したものの抵抗値の測定結果を示すも
のである。 また、第２表の右側の２つの欄は、長さ４mmの
抵抗体層のシート抵抗を基準にしたときのシート
抵抗の変化率を示している。 尚、従来の低温焼成セラミツク基としては、第
２図に示すように、抵抗体層５の下部に第２導体
層３を配置しないものを使用した。 本発明者等の実験によれば、抵抗体層５と第２
導体層３との間隔が100μｍ程度になるまで、タ
ーミナル効果の改善が見られた。
80、Pd：20（wt％）、第２導体層にAg：100％の
導体を使用した。 第２表は第１図ａ及びｂに示す本発明の低温焼
成セラミツク回路基板及び第２図に示す従来の低
温焼成セラミツク回路基板900℃で20分間ホール
ドして焼成したものの抵抗値の測定結果を示すも
のである。 また、第２表の右側の２つの欄は、長さ４mmの
抵抗体層のシート抵抗を基準にしたときのシート
抵抗の変化率を示している。 尚、従来の低温焼成セラミツク基としては、第
２図に示すように、抵抗体層５の下部に第２導体
層３を配置しないものを使用した。 本発明者等の実験によれば、抵抗体層５と第２
導体層３との間隔が100μｍ程度になるまで、タ
ーミナル効果の改善が見られた。
【表】
所定長さにおけるシー
シート抵抗 ト抵抗
※ ＝
シート抵抗 ト抵抗
※ ＝
Claims (1)
- 【特許請求の範囲】 １ 銀又は銀−パラジウムを主体とする金属を導
体３，４とし、RuO2−がラス系を抵抗体５とし
て使用した低融点ガラスとアルミナとからなる低
温焼成セラミツク回路基板において、抵抗体層５
の下層に絶縁層２を介して、抵抗体層５の位置に
対応させて下層導体層３を配置すると共に、その
下層導体層３の長さＬと抵抗体層５の有効長さ
ｌ、及び下層導体層３の幅Ｗと抵抗体層５の幅ｗ
は下記の関係式を夫々満足し、 Ｌ≧ｌ，Ｗ≧ｗ かつ、抵抗体層５とその下層導体層３との間隔
を100μm以下にしたことを特徴とする低温焼成セ
ラミツク回路基板。 ２ 低融点ガラスをCaO又はMgO−Al2O3−
SiO2−B2O3系としたことを特徴とする特許請求
の範囲第１項に記載の低温焼成セラミツク回路基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255846A JPS62117386A (ja) | 1985-11-16 | 1985-11-16 | 低温焼成セラミツク回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60255846A JPS62117386A (ja) | 1985-11-16 | 1985-11-16 | 低温焼成セラミツク回路基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62117386A JPS62117386A (ja) | 1987-05-28 |
| JPH0584680B2 true JPH0584680B2 (ja) | 1993-12-02 |
Family
ID=17284402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60255846A Granted JPS62117386A (ja) | 1985-11-16 | 1985-11-16 | 低温焼成セラミツク回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62117386A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02265206A (ja) * | 1989-04-05 | 1990-10-30 | Matsushita Electric Ind Co Ltd | 角板型チップ抵抗器およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570056A (en) * | 1978-11-22 | 1980-05-27 | Hitachi Ltd | Preparation of thick film hybrid integrated circuit |
| JPS60160687A (ja) * | 1984-01-31 | 1985-08-22 | ソニー株式会社 | 厚膜積層基板 |
-
1985
- 1985-11-16 JP JP60255846A patent/JPS62117386A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62117386A (ja) | 1987-05-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0833327B2 (ja) | 温度センサ | |
| KR100328255B1 (ko) | 칩 부품 및 그 제조방법 | |
| JP3019136B2 (ja) | 厚膜ペースト及びそれを用いたセラミック回路基板 | |
| JP2001322831A (ja) | オーバーコートガラス及び厚膜印刷基板 | |
| JP3229473B2 (ja) | チップ抵抗器の製造方法 | |
| JP2641530B2 (ja) | チップ状電子部品の製造方法 | |
| JPS62117386A (ja) | 低温焼成セラミツク回路基板 | |
| JPH0963805A (ja) | 角形チップ抵抗器 | |
| JP3199264B2 (ja) | 負特性サーミスタ | |
| JPH04214601A (ja) | 機能修正用角形チップ抵抗器およびその製造方法 | |
| JPH0314001Y2 (ja) | ||
| JPH0445263Y2 (ja) | ||
| JP2600477B2 (ja) | 積層セラミック電子部品 | |
| JPH0331043Y2 (ja) | ||
| JPS62169301A (ja) | 厚膜抵抗体の温度係数調整方法 | |
| JPH10321404A (ja) | 抵抗器およびその製造方法 | |
| JPH05267815A (ja) | セラミックス配線基板及びその製造方法 | |
| JPH10189302A (ja) | チップ型抵抗器の構造及びその製造方法 | |
| JPS60226156A (ja) | ハイブリツドｉｃ | |
| JPH0822904A (ja) | 角形チップ抵抗器 | |
| JPH0115155Y2 (ja) | ||
| JPS5447664A (en) | Production of head for heat sensitive recording | |
| JPH1126205A (ja) | 抵抗器およびその製造方法 | |
| JPS6279691A (ja) | 厚膜回路形成法 | |
| JPS6041252A (ja) | 混成集積回路の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |