JPH0585996B2 - - Google Patents

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JPH0585996B2
JPH0585996B2 JP2208316A JP20831690A JPH0585996B2 JP H0585996 B2 JPH0585996 B2 JP H0585996B2 JP 2208316 A JP2208316 A JP 2208316A JP 20831690 A JP20831690 A JP 20831690A JP H0585996 B2 JPH0585996 B2 JP H0585996B2
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latch
bit line
fet
coupled
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JP2208316A
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Yasunao Katayama
Toshiaki Kirihata
Edoin Shuwaraire Roi
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International Business Machines Corp
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Publication of JPH0585996B2 publication Critical patent/JPH0585996B2/ja
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は半導体メモリに関し、さらに詳細にい
えば、CMOS FET（相補型金属酸化物半導体電
界効果トランジスタ）を用いたDRAM（ダイナミ
ツク・ランダム・アクセス・メモリ）に関する。
Ｂ 従来の技術 最近のシングル・デバイスDRAMにはCMOS
技術が用いられており、メモリ密度がますます増
大している。メモリ密度の増大と共に、メモリの
動作速度、消費電力および信頼性を改善するため
の開発努力がなされており、さまざまなメモリ回
路設計が提案されている。その１つは、例えばS.
H.Dhong他による米国特許第4816706号（特開昭
64−72395号）に示されているような、いわゆる
２／3VDDビツト線プリチヤージ方式を用いるも
のである。
第４図は上記米国特許に示されているDRAM
回路を示している。このメモリ回路は、交差結合
されたNMOS FET（ＮチヤネルMOS FET）１
８，２０よりなる第１のラツチと、交差結合され
たPMOS FET（ＰチヤネルMOSFET）１４，１
６よりなる第２のラツチとを含むメモリ・セン
ス・アンプ回路を有する。第１のラツチの共通ノ
ード３８はラツチング・クロツクφsによつて制
御されるNMOS FET２４を介して大地に接続さ
れる。第２のラツチの共通ノード３６はラツチン
グ・クロツクφsPによつて制御されるNMOS
FET２２を介して電源電圧VDDに接続される。
第１および第２のラツチ回路はゲート接地の
PMOS FET１０，１２を介して接続される。ビ
ツト線２６，２８の間にはPMOS FET３０より
なる等化デバイスが接続されている。
メモリ・センス時には、ラツチング・クロツク
φsおよびφspによつてセンス・アンプ回路が活性
化され、ビツト線２６，２８の間の電位差を増幅
する。低レベル側ビツト線の電圧は第１のラツチ
によつて下方に引張られるが、ビツト線電圧の下
方へのスイングはゲート接地PMOS FET１０，
１２のしきい電圧（VTP）の絶対値にクランプ
される。センス動作後のビツト線のプリチヤージ
は、PMOS FET３０によつてビツト線２６，２
８の電圧を等化することによつて行なわれる。セ
ンス動作後、高レベル側ビツト線は第２のラツチ
によつてプリチヤージ・レベルからVDDにプル
アツプされており、低レベル側ビツト線は｜
VTP｜の電圧レベルにある。したがつて、等化
によつてビツト線２６，２８は（VDD＋｜VTP
｜）／２の電圧、通常は２／3VDDにプリチヤー
ジされる。
上記米国特許のメモリ回路は、ビツト線の電圧
スイングを（VDD−｜VTP｜）の電圧範囲に制
限することによつて、電力を節約し、高速センス
を達成するという利点を有する。また、ビツト線
電圧の下方へのスイングが｜VTP｜にクランプ
されるため、２／3VDDビツト線プリチヤージ方
式を用いた場合でもビツト線電圧スイングがプリ
チヤージ・レベルに関して対称となり、ノイズ耐
性が向上するという利点がある。なお、２／
3VDDビツト線プリチヤージ方式を用いたセンス
方式は、S.H.Dhong他による論文、“CMOS
DRAMのための高速センス方式（High−Speed
Sensing Scheme for CMOS DRAM'S），IEEE
Journal of Solid−State Circuits，Vol.23，
pp.34−40，Feb.1988にも示されている。
しかしながら上記米国特許のメモリ回路の
PMOS FET１０，１２はソース・フオロワ・モ
ードで動作し低電圧において高抵抗を示すため、
ビツト線の放電速度が遅くなり、書込みおよびリ
ストア動作が低速になるという問題がある。従つ
て、２／3VDDプリチヤージ方式では、書込み速
度を遅くすることなく且つ簡単な回路でビツト線
の下方への電圧スイングを制限できることが望ま
しい。さらに、高性能なDRAMを達成するため
には、センス・アンプ回路と入出力データ線との
間で高速転送動作が可能である必要がある。これ
らの要件は低消費電力で、しかも信頼性を損うこ
となく実現できる必要がある。
本発明と関連すると考えられる他の従来技術の
文献は次のとおりである。
特開昭62−165787号は、負荷容量分離用のバリ
アFETを介して結合されたリストア回路とセン
ス・アンプを有するDRAMを示している。リス
トア回路は、交差結合されたPMOS FETよりな
るラツチで構成されており、その交差結合点はビ
ツト線対に接続されている。センス・アンプは交
差結合されたNMOS FETよりなるラツチで構成
されている。リストア回路の交差結合点とセン
ス・アンプの交差結合点はNMOS FETよりなる
バリア・トランジスタを介して結合される。バリ
アFETのゲートには、（ビツト線プリチヤージ電
圧＋バリアFETのしきい値電圧）よりも大きな
一定電圧が与えられる。しかしながらこの従来技
術には、本発明のようにセンス・ラツチの共通ノ
ードの電圧の制御によつてビツト線の下方への電
圧スイングを制限することおよびPMOS FETゲ
ートを介してセンス・ラツチを入出力データ線に
結合することは示されていない。
特開昭63−197093号は、交差結合された
NMOS FETよりなる第１のセンス・アンプと、
交差結合されたPMOS FETよりなる第２のセン
ス・アンプとを有するDRAMを示している。第
１のセンス・アンプの交差結合ノードは第２のセ
ンス・アンプの交差結合ノードに直結され、かつ
ビツト線対に結合されている。第１のセンス・ア
ンプの共通ノードには、プリチヤージ電圧発生回
路が接続される。第１のセンス・アンプの共通ノ
ードとビツト線対との間にはプリチヤージ期間に
オンにされる１対のNMOS FETが接続され、第
２のセンス・アンプの共通ノードとビツト線対と
の間にはプリチヤージ期間にオンにされる１対の
PMOS FETが接続される。ビツト線対の間に接
続された等化FETによつてビツト線対が１／
2VCC（VCCは電源電圧）に等化される時、プリチ
ヤージ電圧発生回路もオンにされる。プリチヤー
ジ電圧発生回路は１／2VCCにほぼ等しいビツト
線プリチヤージ電圧VBLを発生し、この電圧は上
記１対のNMOS FETおよび上記１対のPMOS
FETを介してビツト線対および第２のセンス・
アンプの共通ノードに結合される。これにより、
ビツト線対および両方のセンス・アンプの共通ノ
ードは、１／2VCCにほぼ等しいプリチヤージ電
圧VBLに確実にプリチヤージされる。この従来技
術には、本発明のようにセンス・ラツチの共通ノ
ードの電圧の制御によつてビツト線の下方への電
圧スイングを制限することおよびPMOS FETゲ
ートを介してセンス・ラツチを入出力データ線に
結合することは示されていない。
Ｃ 発明が解決しようとする課題 したがつて本発明の目的は、高速動作が可能な
改良されたDRAMを提供することである。
他の目的は、新規な方式でビツト線の下方への
電圧スイングを制限する改良されたDRAMを提
供することである。
他の目的は、センス・アンプと入出力データ線
との間で高速なデータ転送が可能な改良された高
速なDRAMを提供することである。
Ｄ 課題を解決するための手段 本発明のダイナミツク・ランダム・アクセス・
メモリは、１対の交差結合ノードおよび共通ノー
ドを有する、交差結合されたNMOS FETよりな
るラツチを含むセンス・アンプ回路、ラツチの交
差結合ノードに結合され、センス前に所定の電圧
にプリチヤージされるビツト線対、およびラツチ
の共通ノードに結合されたラツチ駆動回路を含
む。ラツチ駆動回路はセンス時にラツチを活性化
するためにラツチの共通ノードに基準電圧を結合
する。ラツチ駆動回路は、ラツチの活性化によつ
て生じる低レベル側ビツト線の下方への電圧スイ
ングを上記基準電圧よりも高い所定の電圧レベル
に制限するようにラツチの共通ノードの電圧を制
御する。この所定の電圧レベルは低レベル側ビツ
ト線のリストア電圧を与える。
低レベル側ビツト線の下方への電圧スイングの
制限は、ラツチの共通ノードを基準電圧へ結合す
るFETを、ビツト線電圧が上記所定の電圧レベ
ルまで降下した時にオフにすることによつて行な
うことができる。これによれば、電力消費なしに
自動的に所定のビツト線低電圧レベルを設定する
ことができる。さらに、所定のビツト線低電圧レ
ベルを発生する電圧発生器をラツチの共通ノード
に結合することにより、製造プロセスの変動に関
係なく正確にビツト線低電圧レベルを設定するこ
とができる。
ラツチはPMOS FETよりなる転送ゲートを介
して入出力データ線に結合される。PMOS FET
は転送ゲート・ターン・オン遷移時におけるノイ
ズによつてラツチの状態が反転するのを防止し、
したがつて、早いタイミングでオンになつてセン
ス・データをデータ線に高速に転送することがで
きる。
Ｅ 実施例 次に図面を参照して本発明の良好な実施例につ
いて説明する。第１図は本発明のDRAM回路を
示している。このメモリ回路は、１対の交差結合
されたNMOS FET TN１，TN２よりなる第１
のラツチ１０および１対の交差結合された
PMOS FET TP３，TP４よりなる第２のラツ
チ１２を含む。NMOS FET TN１，TN２のゲ
ートおよびドレインが交差結合され、ソースは共
通ノードＮ１に接続されている。PMOS FET
TP３，TP４のゲートおよびドレインが交差結合
され、ソースは共通ノードＮ２に接続されてい
る。第１のラツチ１０と第２のラツチ１２との間
には、負荷分離用NMOS FET TN３，TN４が
接続されている。FET TN３，TN４のゲート
には、（VEQ＋VTN）（ここで、VEQはビツト
線プリチヤージ電圧、VENはFET TN３，TN
４のしきい値電圧）よりも大きい電圧が印加され
る。この例では、3.6Vの電源電圧VDDが印加さ
れている。第１のラツチ１０の共通ノードＮ１お
よび第２のラツチ１２の共通ノードＮ２はラツチ
駆動回路１６に接続されている。第１のラツチ１
０、第２のラツチ１２およびFET TN３，TN
４はメモリ・センス・アンプ回路を構成する。
第２のラツチ１２の交差結合ノードＮ３，Ｎ４
はビツト線対BL，BLNに結合されている。ビツ
ト線対BL，BLNとワード線WL１−WLNとによ
つて定められる位置にはメモリ・セル１４が設け
られている。この例では、メモリ・セルのスイツ
チFETとしてPMOS FETが用いられている。ビ
ツト線対の間には等化信号PEQに応答する
PMOS FET TP５が接続されている。
センス・アンプ回路のセンス・ノードとして作
用する、第１のラツチ１０の交差結合ノードSA，
SANは、PMOS FET TP１，TP２よりなる転
送ゲートを介して１対の入出力データ線IO，
IONに接続されている。FET TP１，TP２はカ
ラム・スイツチまたはビツト・スイツチとして働
き、カラム・デコーダからのカラム選択信号Ｙ１
によつて制御される。データ線IO，IONは通常
のCMOS差動増幅器型の出力増幅回路１８に結
合されている。第１図には、１対のビツト線しか
示されていないが、実際には多数のこのようなビ
ツト線対が設けられ、選択されたビツト線対がカ
ラム・スイツチによつて選択的にデータ線IO，
IONに結合される。
第２図はラツチ駆動回路１６の具体的回路を示
している。ラツチ駆動回路は第１のラツチ１０の
共通ノードＮ１に接続される出力端子PSBおよ
び第２のラツチ１２の共通ノードＮ２に接続され
る出力端子PSDPを有する。ラツチ駆動回路は、
センス期間に低速センス活性化信号PS１を受取
る小さなNMOS FET TN５、高速センス活性
化信号PS２を受取る大きなNMOS FET TN６、
およびリストア期間にビツト線低電圧レベル・ク
ランプ信号SP３を受取るNMOS FET TN７を
含む。TN５，TN６およびTN７のドレインは
出力端子PSBに共通接続され、TN５，TN６の
ソースは大地電圧として選ばれた基準電圧に接続
されている。TN７のソースはビツト線低電圧レ
ベル発生器２０に接続されている。電源電圧
VDDと出力端子PSDPとの間には、第２のラツ
チ１２を活性化する信号PS４を受取るPMOS
FET TP６が接続され、出力端子PSDPとPSBと
の間には、等化信号PEQを受取るPMOS FET
TP７が接続されている。
次に第１図−第３図を参照して動作を説明す
る。
センス動作 センス動作それ自体は、低速センスおよび高速
センスを用いる従来のDRAMと基本的に同じで
ある。センス動作の開始前には、ビツト線対BL，
BLNおよびラツチ・ノードSA，SANは等化さ
れたプリチヤージ電圧VEQにある。選択された
ワード線が低レベルにされると、関連するメモ
リ・セルが読取られ、記憶値に応じてビツト線対
に差電圧を発生する。ビツト線の電圧は導通状態
のFET TN３，TN４を介してラツチ・ノード
SA，SANに結合される。
低速センス活性化信号SP１が高レベルになる
と、TN５が軽く導通し、端子PSBの電圧をゆる
やかに低下させる。これにより、第１のラツチ１
０はラツチ・ノードSA，SAN間の電位差を増幅
し始める。次に、高速センス活性化信号SP２が
高レベルになると共に、第２ラツチ活性化信号
SP４が低レベルになる。信号SP２によりTN６
が強く導通して端子PSBの電圧の低下を加速す
る。これにより第１のラツチ１０は低レベル側ビ
ツト線をOVに向けて引張る。例えば、第３図の
例では、低レベル側ビツト線BLNおよび対応す
るラツチ・ノードSANの電圧が低下する。この
時等化信号PEQは高レベルであり、FET TP７
はオフであるから、PS４低によつて端子PSDP
が電源電圧に結合され、高レベル側ビツト線およ
び対応するラツチ・ノード、例えばBLおよびSA
をプリチヤージ電圧VEQから電源電圧VDDにプ
ルアツプする。NMOS FET TN３，TN４はラ
ツチ・ノードSA，SANをビツト線キヤパシタン
スから分離し、高速なラツチ動作を与える。
次にカラム選択信号Ｙ１がセンス期間中に低レ
ベルになり、センス・ノードSA，SANをデータ
線IO，IONに結合する。データ線IO，IONは読
取り動作前にVDDにプリチヤージされており、
低レベルのセンス・ノードSANに結合されたデ
ータ線IONはラツチ１０を通して放電する。高
レベルのセンス・ノードSAに結合されたデータ
線はラツチ１０の導通FET、この例ではTN２、
のゲートにVDDの電圧を与え、データ線IONの
放電を加速する。データ線間の差電圧は出力アン
プ１８によつてさらに増幅され、低レベル・デー
タ線IONの電圧はOVになる。
本発明の１つの特徴は、第１のラツチ１０の活
性化によつて生じる低レベル側ビツト線BLNの
下方への電圧スイングを、第１のラツチ１０の共
通ノードＮ１の電圧制御によつて所定のビツト線
電圧レベルにクランプするようにしたことであ
る。FET TN５，TN６が導通し続けた場合、
低レベル側ビツト線の電圧はほぼOVまで低下す
る。しかし本発明では、ラツチ１０の活性化によ
つて低レベル側ビツト線BLNの電圧が低レベ
ル・リストア電圧に相当する所定のビツト線低電
圧レベルVBLLまで低下した時、PS１およびPS
２が低になつて、FET TN５およびTN６をオ
フにする。したがつて、低レベル側ビツト線には
低レベル・リストア電圧が自動的に与えられる。
しかしながら製造プロセスの変動のため、TN
５およびTN６をオフにすることによつて低レベ
ル側ビツト線に所定の低レベル・リストア電圧を
正確に設定するのが困難になることがある。した
がつて本発明の実施例では、所定の低レベル・リ
ストア電圧に実質的に等しいビツト線低電圧レベ
ルVBLLを発生するビツト線低電圧レベル発生器
２０をラツチ１０の共通ノードＮ１に結合する。
低レベル側ビツト線BLNが所定のビツト線低
電圧レベルVBLLに降下するタイミングでTN５
およびTN６がオフにされると共に、ビツト線低
電圧レベル・クランプ信号PS３が高になる。こ
れによりTN７がオンになり、ビツト線低電圧レ
ベルのための基準電圧レベルVBLLを発生器２０
から共通ノードＮ１に結合する。勿論、TN５お
よびTN６をオフにすることによつてビツト線低
電圧レベルVBLLを正確に設定できる場合は、ビ
ツト線低電圧レベル発生器２０は不要である。
本発明のもう１つの特徴は、カラム・スイツチ
としてPMOS FET TP１，TP２が用いられて
いることである。カラム・スイツチとして
NMOS FETが用いられた場合は、低レベル側の
センス・ノードに接続されたカラム・スイツチの
ゲート−ソース電圧VGSが大きくなる。したが
つてカラム・スイツチのターン・オン遷移時に低
レベル側のカラム・スイツチに比較的大きな過渡
ノイズ電流が流れる。このノイズ電流は低レベ
ル・センス・ノードの電圧を上昇させ、ラツチ１
０が十分にセツトされていない場合は、ラツチ１
０の状態を反転させ、誤読取りを生じる可能性が
ある。したがつて、カラム・スイツチとして
NMOS FETを用いた場合は、ラツチ１０が十分
にセツトされた後にカラム・スイツチをオンにす
る必要がある。カラム・スイツチとしてPMOS
FETを用いた場合、両方のソースがデータ線プ
リチヤージ電圧VDDにあり、両方のFETのゲー
ト−ソース電圧が等しい。したがつて、PMOS
FETはターン・オン遷移時にミラー電流源とし
て働き、過度ノイズ電流は事実上バランスし、ラ
ツチ１０の状態にほとんど影響を与えない。した
がつて、カラム・スイツチTP１，TP２はビツト
線電圧が最終レベルに達する前により早いタイミ
ングでオンになつて、感知されたデータを早期に
データ線に転送し、メモリ・サイクルを短縮する
ことができる。第３図において、カラム選択信号
Ｙ１が高速センス期間の中央付近で早期にオンに
なつていることに注目されたい。また、ビツト線
電圧が最終レベルに達する前にカラム・スイツチ
がオンになり、ラツチ１０の導通側FETにデー
タ線電圧VDDが結合されるから、ラツチ１０の
駆動が加速され、センス動作が一層高速化され
る。
リストア動作 センス動作の後にはリストア動作すなわち再書
込みが行なわれる。リストア動作は、上述したよ
うに信号PS１およびPS２が低になり、PS３が高
になつた時開始される。この時、低レベル側ビツ
ト線の電圧は低レベル・リストア電圧に相当する
ビツト線低電圧レベルVBLLにあり、高レベル側
ビツト線の電圧はVDDにある。したがつて、一
方の記憶値は電圧VBLLとして、他方の記憶値は
VDDとしてメモリ・セルにリストアされる。
もしTN６が導通し続けた場合、ラツチ１０の
ノードＮ１の電圧がほぼOVまで降下するが、本
発明ではノードＮ１がOVに低下する前にVBLL
にクランプされる。したがつて、ラツチ・ノード
SA／SANの電圧スイングが制限され、消費電力
が減少する。
プリチヤージ動作 プリチヤージ期間には信号PS３が低レベルに
なり、信号PS４が高レベルになり、等化信号
PEQが低レベルになる。したがつて、TP６，
TP７がオフになり、TP７がオンになる。端子
PSDPの電圧はVDDに充電され、端子PSBの電
圧はVBLLに充電されているから、TP７がオン
になることによつて、端子PSBおよびPSDBの電
圧はVEQ＝（VDD＋VBLL）／２の電圧に等化
され、共通ノードＮ１およびＮ２にこの電圧を与
える。
一方、等化FET TP５もオンになり、ビツト
線対を等化し、（VDD＋VBLL）／２の電圧にプ
リチヤージする。等化FET TP５による等化と
ラツチ駆動回路１６からのプリチヤージ電圧の供
給との組合せにより、ビツト線対は急速にプリチ
ヤージされる。VDDは例えば3.6V，VBLLは
１／3VDD＝1.2Vにされる。したがつてプリチヤ
ージ電圧VEQは2.4V、すわち２／3VDDになる。
本発明では、負荷分離用FETとしてNMOS
FET TN３，TN４が用いられているが、負電
圧によつて十分に導通状態にバイアスした
PMOS FETを用いることも可能である。しかし
一定のしきい値を有するPMOS FETをつくるの
は難しく、また余分な負電圧源が必要になるた
め、PMOS FETは好ましくない。FET TN３
およびTN４のコンダクタンスは、センス時にお
けるビツト線とセンス・ノードとの間の高速な電
荷転送、ならびに高速なリストア動作および書込
み動作を与える程度に高いが、センス・ノードを
ビツト線容量から有効に分離できる程度に低い必
要がある。
また、本発明の実施例では、第１のラツチ１０
としてNMOS FET、第２のラツチ１２として
PMOS FETを用いたが、第１のラツチ１０とし
てPMOS FET、第２のラツチ１２としてNMOS
FETを用いることも可能である。しかしこの場
合は、ラツチ駆動回路１６の電圧値、FETの導
通型および制御信号の極性を反対にする必要があ
る。この変形では、プリチヤージ電圧は１／
3VDDになり、ビツト線クランプ・レベル発生器
２０は２／3VDDを発生し、高レベル側ビツト線
の上方への電圧スイングを２／3VDDにクランプ
する。したがつて、ビツト線の電圧はOVと２／
3VDDの間でスイングする。しかし一定のしきい
値を有するPMOS FETをつくるのが難しく、し
たがつてデータ・ラツチ・タイミングが不安定に
なりやすいので、第１のラツチ１０として
NMOS FET、第２のラツチとしてPMOS FET
を用いるのが好ましい。
Ｆ 発明の効果 (1) NMOSラツチの共通ノードはセンス時に基
準電圧に結合され、低レベル側ビツト線が電圧
が所定のビツト線低電圧レベルに低下した時下
方への電圧スイングをクランプするように制御
される。したがつてセンス動作および書込み動
作に実質的な影響を与えることなく簡単にビツ
ト線低電圧レベルを設定することができる。こ
の方式によれば、負荷分離FETとしてNMOS
FETを使用でき、上記米国特許第4816706号に
伴う問題を解決できる。
(2) カラム・スイツチとしてPMOS FETが用い
られる。したがつてビツト線電圧が最終レベル
に達する前にカラム・スイツチを早期にオンに
でき、したがつてデータ線へのデータ転送を迅
速に行ない、かつNMOSラツチに対する駆動
を加速しラツチ動作を高速化できる。
(3) センス・アンプのノードSA／SANの電圧ス
イングが制限されるため、消費電力が少ない。
【図面の簡単な説明】
第１図は本発明によるDRAMを示す図である。
第２図は第１図のラツチ駆動回路の詳細図であ
る。第３図は第１図のDRAMの動作波形図であ
る。第４図は従来のDRAMを示す図である。 １０……第１のラツチ、１２……第２のラツ
チ、１４……メモリ・セル、BL，BLN……ビツ
ト線対、TN３，TN４……負荷分離用FET，
TP１，TP２……カラム・スイツチ、TP５……
等化用FET、IO，ION……データ線、１６……
ラツチ駆動回路、SP１……低速センス活性化信
号、SP２……高速センス活性化信号、SP３……
ビツト線低電圧レベル・クランプ信号、SP４…
…ビツト線プルアツプ信号、PEQ……ビツト線
等化信号。

Claims (1)

  1. 【特許請求の範囲】 １ ゲートおよびドレインが交差結合されソース
    が共通ノードに接続された１対のNMOS FETよ
    りなるラツチを含むセンス・アンプ回路と、 上記ラツチの交差結合ノードに結合され、セン
    ス前に所定の電圧にプリチヤージされるビツト線
    対と、 上記ラツチの上記共通ノードに結合されたラツ
    チ駆動回路とを含み、 上記ラツチ駆動回路は、センス時に上記ラツチ
    を活性化するために上記共通ノードに基準電圧を
    結合し、かつ上記ラツチの上記活性化によつて生
    じる低レベル側ビツト線の下方への電圧スイング
    を上記基準電圧よりも高い所定の電圧レベルに制
    限するように上記共通ノードの電圧を制御する手
    段を含むことを特徴とするダイナミツク・ランダ
    ム・アクセス・メモリ。 ２ 請求項１において、上記基準電圧が大地電圧
    であり、上記所定の電圧レベルが低レベル側ビツ
    ト線のリストア電圧レベルに実質的に等しいこと
    を特徴とするダイナミツク・ランダム・アクセ
    ス・メモリ。 ３ 請求項２において、上記リストア電圧レベル
    は上記プリチヤージ電圧と上記大地電圧との中間
    の値を有することを特徴とするダイナミツク・ラ
    ンダム・アクセス・メモリ。 ４ 請求項１において、上記手段は、上記ラツチ
    の上記共通ノードと上記基準電圧との間に接続さ
    れ、センス時にオンにされ上記低レベル側ビツト
    線の電圧が上記所定の電圧レベルまで低下した時
    オフにされるFETを含むことを特徴とするダイ
    ナミツク・ランダム・アクセス・メモリ。 ５ 請求項４において、上記手段は、 上記所定の電圧レベルと実質的に等しいビツト
    線低電圧レベルを発生するビツト線低電圧レベル
    発生器と、 上記ラツチの上記共通ノードと上記ビツト線低
    電圧レベル発生器との間に接続され、上記低レベ
    ル側ビツト線の電圧が上記所定の電圧レベルまで
    低下した時オンにされて上記ビツト線低電圧レベ
    ルを上記共通ノードに結合するFETとを含むこ
    とを特徴とするダイナミツク・ランダム・アクセ
    ス・メモリ。 ６ 請求項５において、上記ビツト線低電圧レベ
    ルが低レベル側ビツト線のリストア電圧レベルを
    与えることを特徴とするダイナミツク・ランダ
    ム・アクセス・メモリ。 ７ 請求項６において、上記手段はプリチヤージ
    期間に上記プリチヤージ電圧に等しい電圧を上記
    ラツチの上記共通ノードに結合する手段を含むこ
    とを特徴とするダイナミツク・ランダム・アクセ
    ス・メモリ。 ８ ゲートおよびドレインが交差結合されソース
    が共通ノードに接続された１対のNMOS FETよ
    りなるラツチを含むセンス・アンプ回路と、 上記ラツチの交差結合ノードに結合され、セン
    ス前に所定の電圧にプリチヤージされるビツト線
    対と、 上記ラツチの上記共通ノードに結合されたラツ
    チ駆動回路とを含み、上記ラツチ駆動回路は、 センス期間に上記ラツチを活性化するために上
    記共通ノードに基準電圧を結合するための第１の
    手段と、 リストア期間に低レベル側ビツト線の電圧を上
    記基準電圧よりも高いリストア電圧レベルにクラ
    ンプするために上記共通ノードに上記リストア電
    圧レベルに実質的に等しいビツト線低電圧レベル
    を結合するための第２の手段と、 プリチヤージ期間に上記ビツト線低電圧レベル
    よりも高いプリチヤージ電圧を上記共通ノードに
    結合するための第３の手段とを含むことを特徴と
    するダイナミツク・ランダム・アクセス・メモ
    リ。 ９ 請求項８において、上記リストア電圧レベル
    は上記プリチヤージ電圧と上記基準電圧との中間
    の値を有することを特徴とするダイナミツク・ラ
    ンダム・アクセス・メモリ。 １０ 請求項９において、上記第１の手段は上記
    ラツチの上記共通ノードと上記基準電圧との間に
    接続され、センス時にオンにされ上記低レベル側
    ビツト線の電圧が上記リストア電圧レベルに実質
    的に等しい所定の電圧レベルまで降下した時オフ
    にされる第１のFETよりなり、 上記第２の手段は上記ラツチの上記共通ノード
    とビツト線低電圧レベル発生器との間に接続さ
    れ、上記低レベル側ビツト線の電圧が上記所定の
    電圧レベルまで降下した時オンにされ、リストア
    動作の終了時にオフにされる第２のFETよりな
    り、 上記第３の手段はプリチヤージ期間にオンにさ
    れて、上記ビツト線低電圧レベルにある上記ラツ
    チの上記共通ノードと電源電圧にあるノードとを
    短絡する第３のFETよりなることを特徴とする
    ダイナミツク・ランダム・アクセス・メモリ。 １１ １対の交差結合ノードおよび共通ノードを
    有する、交差結合NMOS FETよりなる第１のラ
    ツチと、 １対の交差結合ノードおよび共通ノードを有す
    る、交差結合PMOS FETよりなる第２のラツチ
    と、 上記１対および第２のラツチの上記交差結合ノ
    ードの間に接続された分離用FETと、 上記第２のラツチの上記交差結合ノードに結合
    され、センス前に所定の電圧にプリチヤージされ
    るビツト線対と、 １対のデータ線と、 上記第１のラツチの上記交差結合ノードを上記
    データ線に結合するゲートFETと、 上記第１のラツチの上記共通ノードに結合され
    た第１の端子および上記第２のラツチの上記共通
    ノードに結合された第２の端子を有するラツチ駆
    動回路とを含み、 上記ラツチ駆動回路は、 センス期間に上記第１のラツチを活性化するた
    めに基準電圧を上記第１の端子に結合する第１の
    手段と、 上記第１のラツチの上記活性化によつて低レベ
    ル側ビツト線の電圧が上記基準電圧よりも高い所
    定の電圧レベルまで降下した時上記所定の電圧レ
    ベルと実質的に等しいビツト線低電圧レベルを上
    記第１の端子に結合する第２の手段と、 センス期間に上記第２のラツチを活性化するた
    めに電源電圧を上記第２の端子に結合する第３の
    手段とを含むことを特徴とするダイナミツク・ラ
    ンダム・アクセス・メモリ。 １２ 請求項１１において、上記分離用FETは、
    そのゲートが（上記プリチヤージ電圧＋上記分離
    用FETのしきい値電圧）よりも大きな電圧にバ
    イアスされたNMOS FETであることを特徴とす
    るダイナミツク・ランダム・アクセス・メモリ。 １３ 請求項１１において、上記ビツト線低電圧
    レベルが低レベル側ビツト線のリストア電圧レベ
    ルを与え、上記電源電圧が高レベル側ビツト線の
    リストア電圧レベルを与えることを特徴とするダ
    イナミツク・ランダム・アクセス・メモリ。 １４ 請求項１３において、上記ビツト線低電圧
    レベルは上記プリチヤージ電圧と上記基準電圧と
    の中間の値を有することを特徴とするダイナミツ
    ク・ランダム・アクセス・メモリ。 １５ 請求項１１において、上記ラツチ駆動回路
    はプリチヤージ期間に上記ビツト線低電圧レベル
    と上記電源電圧の中間のプリチヤージ電圧を上記
    第１の端子に結合する第４の手段を含むことを特
    徴とするダイナミツク・ランダム・アクセス・メ
    モリ。 １６ 請求項１５において、上記第１の手段は上
    記第１の端子と上記基準電圧との間に接続され、
    第１のラツチ活性化信号に応答する第１のFET
    よりなり、 上記第２の手段は上記第１の端子とビツト線低
    電圧レベル発生器との間に接続され、ビツト線低
    電圧クランプ信号に応答する第２のFETよりな
    り、 上記第３の手段は上記電源電圧と上記第２の端
    子との間に接続され、第２のラツチ活性化信号に
    応答する第３のFETよりなり、 上記第４の手段は上記第１および第２の端子間
    に接続され、等化信号に応答する第４のFETよ
    りなることを特徴とするダイナミツク・ランダ
    ム・アクセス・メモリ。 １７ 請求項１１において、上記ゲートFETが
    PMOS FETであることを特徴とするダイナミツ
    ク・ランダム・アクセス・メモリ。 １８ １対の交差結合ノードおよび共通ノードを
    有する、第１の導電型の交差結合FETよりなる
    第１のラツチと、１対の交差結合ノードおよび共
    通ノードを有し、その交差結合ノードが上記第１
    のラツチの上記交差結合ノードに結合された第２
    の導電型の交差結合FETよりなる第２のラツチ
    とを含むセンス・アンプ回路と、 上記第２のラツチの上記交差結合ノードに結合
    され、センス前に所定の電圧にプリチヤージされ
    るビツト線対と、 上記第１のラツチの上記共通ノードに結合され
    た第１の端子および上記第２のラツチの上記共通
    ノードに結合された第２の端子を有するラツチ駆
    動回路とを含み、 上記ラツチ駆動回路は、 センス期間に上記第１のラツチを活性化するた
    めに第１の電圧を上記第１の端子に結合する第１
    の手段と、 上記第１の電圧に向つて引張られるビツト線が
    上記第１のラツチの活性化によつて上記プリチヤ
    ージ電圧と上記第１の電圧との間の所定の電圧レ
    ベルまで変化した時上記所定の電圧レベルと実質
    的に等しいビツト線電圧クランプ・レベルを上記
    第１の端子に結合する第２の手段と、 センス期間に上記第２のラツチを活性化するた
    めに第２の電圧を上記第２の端子に結合する第３
    の手段とを含むことを特徴とするダイナミツク・
    ランダム・アクセス・メモリ。 １９ 請求項１８において、上記ビツト線電圧ク
    ランプ・レベルが第１のリストア電圧を与え、上
    記第２の電圧が第２のリストア電圧を与えること
    を特徴とするダイナミツク・ランダム・アクセ
    ス・メモリ。 ２０ 請求項１９において、上記ビツト線電圧ク
    ランプ・レベルは上記プリチヤージ電圧と上記第
    １の電圧との中間の値を有することを特徴とする
    ダイナミツク・ランダム・アクセス・メモリ。 ２１ 請求項１８において、上記ラツチ駆動回路
    はプリチヤージ期間に上記ビツト線電圧クラン
    プ・レベルと上記第２の電圧の中間のプリチヤー
    ジ電圧を上記第１の端子に結合する第４の手段を
    含むことを特徴とするダイナミツク・ランダム・
    アクセス・メモリ。 ２２ 請求項２１において、上記第１の手段は上
    記第１の端子と上記第１の電圧との間に接続さ
    れ、第１のラツチ活性化信号に応答する第１の
    FETよりなり、 上記第２の手段は上記第１の端子と上記ビツト
    線電圧クランプ・レベル発生器との間に接続さ
    れ、ビツト線電圧クランプ信号に応答する第２の
    FETよりなり、 上記第３の手段は上記第２の電圧と上記第２の
    端子との間に接続され、第２のラツチ活性化信号
    に応答する第３のFETよりなり、 上記第４の手段は上記第１および第２の端子間
    に接続され、等化信号に応答する第４のFETよ
    りなることを特徴とするダイナミツク・ランダ
    ム・アクセス・メモリ。 ２３ 請求項１８において、上記ゲートFETが
    PMOS FETであることを特徴とするダイナミツ
    ク・ランダム・アクセス・メモリ。 ２４ ゲートおよびドレインが交差結合されソー
    スが共通ノードに接続された１対のNMOS FET
    よりなるラツチを含むセンス・アンプ回路と、 上記ラツチの交差結合ノードに結合されたビツ
    ト線対と、 上記ラツチの共通ノードに結合され、センス時
    に上記ラツチを活性化するラツチ駆動回路と、 センス前に所定の高電圧にプリチヤージされる
    １対のデータ線と、 制御信号に応答して上記ラツチの交差結合ノー
    ドを上記データ線に結合するPMOS FETゲート
    と を含むダイナミツク・ランダム・アクセス・メモ
    リ。 ２５ 請求項２４において、上記PMOS FETが
    センス期間中にオンにされることを特徴とするダ
    イナミツク・ランダム・アクセス・メモリ。
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