JPH058660U - Ｃｐｕの動作制御システム - Google Patents
Ｃｐｕの動作制御システムInfo
- Publication number
- JPH058660U JPH058660U JP6248091U JP6248091U JPH058660U JP H058660 U JPH058660 U JP H058660U JP 6248091 U JP6248091 U JP 6248091U JP 6248091 U JP6248091 U JP 6248091U JP H058660 U JPH058660 U JP H058660U
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- JP
- Japan
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- cpu
- program
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- data
- memory
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Abstract
(57)【要約】
【目的】 ＣＰＵ20を立上げるためのＲＯＭを不要とす
る。 【構成】 スリー・ステート・バッファ24および25をイ
ネーブル状態とし，ＲＡＭ29とＣＰＵ10とをデータ伝送
可能な状態とする。ＣＰＵ10からＣＰＵ20の立上げプロ
グラムのためのデータをＲＡＭ29に与え，ＲＡＭ29にＣ
ＰＵ20の立上げプログラムが記憶される。その後スリー
・ステート・バッファ26および27がイネーブル状態，ス
リー・ステート・バッファ24および25がディスエーブル
状態とされ，ＣＰＵ20はＲＡＭ29の立上げプログラムに
したがって立上がり動作可能とされる。
る。 【構成】 スリー・ステート・バッファ24および25をイ
ネーブル状態とし，ＲＡＭ29とＣＰＵ10とをデータ伝送
可能な状態とする。ＣＰＵ10からＣＰＵ20の立上げプロ
グラムのためのデータをＲＡＭ29に与え，ＲＡＭ29にＣ
ＰＵ20の立上げプログラムが記憶される。その後スリー
・ステート・バッファ26および27がイネーブル状態，ス
リー・ステート・バッファ24および25がディスエーブル
状態とされ，ＣＰＵ20はＲＡＭ29の立上げプログラムに
したがって立上がり動作可能とされる。
Description
【０００１】
この考案はＣＰＵの動作制御システムに関する。
【０００２】
ＣＰＵにおいてはＣＰＵの初期の立上げのために立上げ用プログラムを記憶し たＲＯＭが必要である。したがって，ＣＰＵを保有するシステムにおいてもＲＯ Ｍは必須である。ＲＯＭに記憶されたプログラムによりＣＰＵの立上げが行なわ れ，システム全体の動作が開始される。
【０００３】
ＣＰＵを保有する従来のシステムにおいては，動作プログラムが記憶されてい るＲＯＭがＣＰＵに接続されている。ＲＯＭの書換えは不可能であるためにシス テムのプログラム変更が不可能である。またＲＯＭがあるとＲＯＭのスペースが 必要となるためシステムの小型化を図る場合に障害となることもある。さらにＲ ＯＭに電力を必要とするために，とくに小電力のシステムでは消費電力を無視す ることができなくなる。
【０００４】 この考案はＲＯＭを用いなくともＣＰＵを立上げることができるようにするこ とを目的とする。
【０００５】
この考案によるＣＰＵの動作制御システムは，第１のＣＰＵ，第２のＣＰＵ， 上記第１のＣＰＵから与えられるプログラム・データに応じて上記第２のＣＰＵ の動作のためのプログラムの書換えが可能なメモリ，および上記第１のＣＰＵか らの制御信号に応じて，上記第１のＣＰＵまたは上記第２のＣＰＵのいずれか一 方と上記メモリとの間をデータ伝送可能な状態とする切換回路を備えていること を特徴とする。
【０００６】
この考案によると，上記第１のＣＰＵから出力される制御信号に応じて上記第 １のＣＰＵと上記メモリとの間がデータ伝送可能な状態となるよう切換回路が切 換えられる。上記第１のＣＰＵによって上記第２のＣＰＵの動作のためのプログ ラムが上記メモリに書込まれる。上記第２のＣＰＵの動作のためのプログラムが 上記メモリに書込まれると，上記第２のＣＰＵと上記メモリとの間にデータ伝送 が可能となるように切換回路が切換えられ，上記メモリに書込まれた動作プログ ラムにもとづいて上記第２のＣＰＵが動作可能な状態となる。
【０００７】
図１はこの考案の実施例を示すもので，ＣＰＵ20を立上げて動作させるための システムのブロック図である。
【０００８】 ＣＰＵ10および20にはそれぞれデータ・バスおよびアドレス・バスが接続され ている。
【０００９】 ＣＰＵ10のデータ・バスはスリー・ステート・バッファ25を介してＲＡＭ29の データ入力端子と接続されており，ＣＰＵ10のアドレス・バスはスリー・ステー ト・バッファ24を介してＲＡＭ29のアドレス入力端子と接続されている。
【００１０】 ＣＰＵ20のデータ・バスはスリー・ステート・バッファ26を介してＲＡＭ29の データ入力端子と接続されており，ＣＰＵ20のアドレス・バスはスリー・ステー ト・バッファ27を介してＲＡＭ29のアドレス入力端子と接続されている。
【００１１】 ＣＰＵ10とＣＰＵ20との切換用フリップフロップ22およびＣＰＵ20のリセット 用フリップフロップ23が含まれている。スリー・ステート・バッファ24および25 は切換用フリップフロップ22のＱ出力により出力状態が制御され，スリー・ステ ート・バッファ26および27は切換用フリップフロップ23の反転出力により出力状 態が制御される。ＣＰＵ20はリセット用フリップフロップ23のＱ出力によりリセ ットされる。これらのフリップフロップ22および23はデコーダ21から出力される 信号にもとづいて動作される。またＲＡＭ29にはデコーダ28からチップ・セレク ト信号が与えられる。
【００１２】 図２は図１に示すシステムの動作を示すフロー・チャートである。
【００１３】 データ・バスを介してＣＰＵ10からリセット用フリップフロップ23にＣＰＵ20 のリセットのための制御データが与えられ，ＣＰＵ20がリセット状態とされる（ ステップ31）。ＣＰＵ10から切換用フリップフロップ22にスリー・ステート・バ ッファ24および25をイネーブル状態とすべきデータが与えられる。これにより切 換用フリップフロップ22のＱ出力によりスリー・ステート・バッファ24および25 はイネーブル状態とされ，切換用フリップフロップ22の反転出力によりスリー・ ステート・バッファ26および27はディスエーブル状態とされる（ステップ32）。
【００１４】 スリー・ステート・バッファ24および25がイネーブル状態とされることにより ＲＡＭ29とＣＰＵ10とがデータ伝送が可能となる。ＲＡＭ29とＣＰＵ10とがデー タ伝送が可能となると，ＣＰＵ10からＲＡＭ29にＣＰＵ20の立上げのためのプロ グラム・データが与えられ，ＲＡＭ29の所定のアドレスに書込まれる（ステップ 33）。
【００１５】 データ・バスを介してＣＰＵ10から切換用フリップフロップ22にスリー・ステ ート・バッファ26および27をイネーブル状態とすべきデータが与えられる。これ により切換用フリップフロップ22の反転出力によりスリー・ステート・バッファ 26および27はイネーブル状態とされ，切換用フリップフロップ22のＱ出力により スリー・ステート・バッファ24および25はディスエーブル状態とされる（ステッ プ34）。
【００１６】 またデータ・バスを介してＣＰＵ10からＣＰＵ20のリセット状態を解除すべき データがリセット用フリップフロップ23に与えられ，ＣＰＵ20のリセット状態が 解除される（ステップ35）。
【００１７】 ＣＰＵ20はＲＡＭ29に記憶されている立上げ用のプログラムにもとづいて立上 がり，動作可能な状態とされる（ステップ36）。
【００１８】 ＣＰＵ10とＲＡＭ29とはバスで直接に接続されているため，ＣＰＵ10からＲＡ Ｍ29にデータ転送をする場合に高速に行なうことができる。
【００１９】 図１に示すシステムにおいて，ＣＰＵ10とＣＰＵ20とを同一のボート内に収め てもいいし，鎖線で示すようにＣＰＵ10をメイン・システムの制御部と考え，Ｃ ＰＵ20をその拡張システムの制御部としてもよい。これにより拡張システムの制 御部であるＣＰＵ20には立上げ用プログラムが記憶されたＲＯＭは不要となる。
【００２０】
この考案によると，上記第１のＣＰＵからの制御信号に応じて，上記第１のＣ ＰＵまたは上記第２のＣＰＵのいずれか一方と上記メモリとの間をデータ伝送可 能な状態とする切換回路が設けられているので，上記第１のＣＰＵから出力され る制御信号に応じて上記第１のＣＰＵと上記メモリとの間がデータ伝送可能な状 態となるよう切換回路が切換えられ，上記第１のＣＰＵによって上記第２のＣＰ Ｕの動作のためのプログラムが上記メモリに書込まれる。
【００２１】 上記第２のＣＰＵの動作のためのプログラムが上記メモリに書込まれると，上 記第２のＣＰＵと上記メモリとの間にデータ伝送が可能となるように切換回路が 切換えられ，上記メモリに書込まれた動作プログラムにもとづいて上記第２のＣ ＰＵが動作可能な状態となる。
【００２２】 したがって第２のＣＰＵを立上げて動作可能な状態とするためのＲＯＭが不要 となる。ＣＰＵの立上げのためにＲＯＭが不要となるので，ＣＰＵを含むシステ ムの動作プログラムが変更となったときでも対処できるようになる。また従来Ｒ ＯＭに要していたスペースを削減することができるので，システムの小型化を図 ることができ，消費電力の削減をも図ることができる。
【００２３】 とくに第２のＣＰＵを拡張システムの制御部として位置付けると，拡張システ ムの小型化，低消費電力化を図ることができ，ＲＯＭを不要とした効果は顕著に 現われる。
【図面の簡単な説明】
【図１】この考案の実施例を示すもので，ＣＰＵの立上
げシステムを示すブロック図である。
げシステムを示すブロック図である。
【図２】図１に示すシステムの動作手順を表わすフロー
・チャートである。
・チャートである。
10，20 ＣＰＵ 22 切換用フリップフロップ 23 リセット用フリップフロップ 24〜27 スリー・ステート・バッファ 29 ＲＡＭ
Claims (1)
- 【実用新案登録請求の範囲】 【請求項１】 第１のＣＰＵ， 第２のＣＰＵ， 上記第１のＣＰＵから与えられるプログラム・データに
応じて上記第２のＣＰＵの動作のためのプログラムの書
換えが可能なメモリ，および上記第１のＣＰＵからの制
御信号に応じて，上記第１のＣＰＵまたは上記第２のＣ
ＰＵのいずれか一方と上記メモリとの間をデータ伝送可
能な状態とする切換回路， を備えたＣＰＵの動作制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6248091U JPH058660U (ja) | 1991-07-15 | 1991-07-15 | Ｃｐｕの動作制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6248091U JPH058660U (ja) | 1991-07-15 | 1991-07-15 | Ｃｐｕの動作制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH058660U true JPH058660U (ja) | 1993-02-05 |
Family
ID=13201393
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6248091U Pending JPH058660U (ja) | 1991-07-15 | 1991-07-15 | Ｃｐｕの動作制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH058660U (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180352A (ja) * | 1984-12-30 | 1986-08-13 | Fujitsu Ltd | プログラムダウンロ−ド方式 |
| JPS62276663A (ja) * | 1986-05-26 | 1987-12-01 | Nec Corp | プログラム転送方法 |
| JPS63310060A (ja) * | 1987-06-12 | 1988-12-19 | Yaskawa Electric Mfg Co Ltd | マルチプロセツサシステム |
-
1991
- 1991-07-15 JP JP6248091U patent/JPH058660U/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61180352A (ja) * | 1984-12-30 | 1986-08-13 | Fujitsu Ltd | プログラムダウンロ−ド方式 |
| JPS62276663A (ja) * | 1986-05-26 | 1987-12-01 | Nec Corp | プログラム転送方法 |
| JPS63310060A (ja) * | 1987-06-12 | 1988-12-19 | Yaskawa Electric Mfg Co Ltd | マルチプロセツサシステム |
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