JPH0586655B2 - - Google Patents
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- JPH0586655B2 JPH0586655B2 JP57194580A JP19458082A JPH0586655B2 JP H0586655 B2 JPH0586655 B2 JP H0586655B2 JP 57194580 A JP57194580 A JP 57194580A JP 19458082 A JP19458082 A JP 19458082A JP H0586655 B2 JPH0586655 B2 JP H0586655B2
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- thin film
- film
- silicon
- conductive thin
- forming
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高密度導電配線およびデバイス構造を
有する半導体装置の製造方法に関するものであ
る。
有する半導体装置の製造方法に関するものであ
る。
（従来技術）
従来、半導体集積回路において、配線間隔およ
びスルーホールの開孔はホトリソグラフイ工程に
おける微細パターン精度および各層のマスク合せ
余裕度により定められ、この種の装置の高密度化
及び高集積化の妨げとなつていた。
びスルーホールの開孔はホトリソグラフイ工程に
おける微細パターン精度および各層のマスク合せ
余裕度により定められ、この種の装置の高密度化
及び高集積化の妨げとなつていた。
（発明の目的）
本発明はこれらの欠点を解決するため、新しい
基本原理により、段差のある表面に導電材料もし
くは絶縁膜を形成し、段差部で自己整合的に配線
間の分離もしくはスルーホールの開孔を行い、高
密度な半導体装置を得ることを目的とするもので
ある。
基本原理により、段差のある表面に導電材料もし
くは絶縁膜を形成し、段差部で自己整合的に配線
間の分離もしくはスルーホールの開孔を行い、高
密度な半導体装置を得ることを目的とするもので
ある。
（発明の構成）
上記の目的を達成するため、本発明は表面に垂
直段差を有する半導体基板上に、方向性のある堆
積法によつて前記基板表面に薄膜を形成する工程
と、ついで前記段差の垂直面に形成された薄膜を
酸化し、これによつて段差の凸部の上面に形成さ
れた薄膜と、段差の凹部の上面に形成された薄膜
とを分離絶縁する工程とを備えることを特徴とす
る半導体装置の製造方法を発明の要旨とするもの
である。
直段差を有する半導体基板上に、方向性のある堆
積法によつて前記基板表面に薄膜を形成する工程
と、ついで前記段差の垂直面に形成された薄膜を
酸化し、これによつて段差の凸部の上面に形成さ
れた薄膜と、段差の凹部の上面に形成された薄膜
とを分離絶縁する工程とを備えることを特徴とす
る半導体装置の製造方法を発明の要旨とするもの
である。
さらに、本発明は表面に垂直段差を有する半導
体基板上に、方向性のある堆積法によつて前記基
板表面に不純物を含む導電性薄膜を形成する工程
と、ついで熱処理によつて前記の薄膜のうち段差
の垂直面に堆積された薄膜のみを酸化し酸化膜を
形成すると共に、前記導電性薄膜中に含まれた不
純物を前記基板の表面に拡散せしめ、MOSFET
のソース層およびドレイン層を形成する工程と、
ついでホトグラフイおよびエツチング処理によつ
て前記導電性薄膜を所望の形状に成形し、ついで
絶縁層を形成した後電極配線を形成する工程とを
含むことを特徴とする半導体装置の製造方法を発
明の要旨とするものである。
体基板上に、方向性のある堆積法によつて前記基
板表面に不純物を含む導電性薄膜を形成する工程
と、ついで熱処理によつて前記の薄膜のうち段差
の垂直面に堆積された薄膜のみを酸化し酸化膜を
形成すると共に、前記導電性薄膜中に含まれた不
純物を前記基板の表面に拡散せしめ、MOSFET
のソース層およびドレイン層を形成する工程と、
ついでホトグラフイおよびエツチング処理によつ
て前記導電性薄膜を所望の形状に成形し、ついで
絶縁層を形成した後電極配線を形成する工程とを
含むことを特徴とする半導体装置の製造方法を発
明の要旨とするものである。
次に本発明の実施例を添付図面について説明す
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲内で、種々の変更あるいは
改良を行いうることは言うまでもない。
る。なお実施例は一つの例示であつて、本発明の
精神を逸脱しない範囲内で、種々の変更あるいは
改良を行いうることは言うまでもない。
第１図は本発明の基本原理を示す構造断面図で
ある。図において１は表面に段差を有する半導体
基板、２は密な膜質を有する堆積膜、２′は脆弱
な膜質を有する堆積膜であり、１と同一材料から
なる。第１図Ａに示すように、あらかじめ深さ
1.0μmの段差を有するシリコン半導体基板１に膜
堆積に方向性を有する堆積法（たとえばECR型
プラズマ堆積法、マグネトロンスパツタ法、イオ
ンビーム堆積法等）により、膜の厚さ1μmの導電
材料（たとえばSi，Mo，MoSi等）もしくは絶縁
膜（たとえばSicNC，SiO2等）を堆積する。基
板１の平坦部ｂには密な膜２が堆積し、段差側壁
部ａには脆弱膜２′が堆積される。特に、ECR型
プラズマ堆積法は基板温度100℃以下の低温で基
板表面の垂直方向に方向性をもたせて、SiOβ，
SicNC，Si，Mo，MoSi等の膜を堆積することが
できる。このときの真空度は10-4〜10-5Torrで
ある。この方法によれば、段差側壁ａの堆積膜厚
は平坦面ｂの約1/4程度になり、側壁部ａには脆
弱な堆積膜２′が形成される。また、平坦面に堆
積したSiOβ膜、Si膜、SicN4膜等の膜質はともに
それぞれ熱酸化膜、CVD膜と同程度の膜質およ
びシリコンとの界面特性を得ることができる。さ
らに、これらの膜は、SixOy，Six′Nyというよ
うな組成の異なる膜を容易に得ることができ、基
板との熱応力差を考慮し、組成を選択することが
できる。このため、後のプロセス工程で高温熱処
理があつても応力の少ない材料の選択が可能であ
る。
ある。図において１は表面に段差を有する半導体
基板、２は密な膜質を有する堆積膜、２′は脆弱
な膜質を有する堆積膜であり、１と同一材料から
なる。第１図Ａに示すように、あらかじめ深さ
1.0μmの段差を有するシリコン半導体基板１に膜
堆積に方向性を有する堆積法（たとえばECR型
プラズマ堆積法、マグネトロンスパツタ法、イオ
ンビーム堆積法等）により、膜の厚さ1μmの導電
材料（たとえばSi，Mo，MoSi等）もしくは絶縁
膜（たとえばSicNC，SiO2等）を堆積する。基
板１の平坦部ｂには密な膜２が堆積し、段差側壁
部ａには脆弱膜２′が堆積される。特に、ECR型
プラズマ堆積法は基板温度100℃以下の低温で基
板表面の垂直方向に方向性をもたせて、SiOβ，
SicNC，Si，Mo，MoSi等の膜を堆積することが
できる。このときの真空度は10-4〜10-5Torrで
ある。この方法によれば、段差側壁ａの堆積膜厚
は平坦面ｂの約1/4程度になり、側壁部ａには脆
弱な堆積膜２′が形成される。また、平坦面に堆
積したSiOβ膜、Si膜、SicN4膜等の膜質はともに
それぞれ熱酸化膜、CVD膜と同程度の膜質およ
びシリコンとの界面特性を得ることができる。さ
らに、これらの膜は、SixOy，Six′Nyというよ
うな組成の異なる膜を容易に得ることができ、基
板との熱応力差を考慮し、組成を選択することが
できる。このため、後のプロセス工程で高温熱処
理があつても応力の少ない材料の選択が可能であ
る。
本発明の基本原理は第１図Ａに示した、段差側
壁部ａで自己整合的に堆積膜２を、段差の凸部上
面に形成された部分と凹部上面に形成された部分
とに分離することにある。
壁部ａで自己整合的に堆積膜２を、段差の凸部上
面に形成された部分と凹部上面に形成された部分
とに分離することにある。
第１図Ｂは脆弱な堆積膜２′を他の物質３例え
ば酸化物に変化させることにより本発明を実現し
たものである。この場合堆積膜２はシリコン、金
属シリサイド等、その酸化物、窒化物等が品質上
安定であることが望ましい。また堆積膜２が導電
性の場合はその化合物３は絶縁膜に変化すること
が望ましい。本実施例ではシリコンを堆積し、
900℃ウエツトOβ雰囲気中で30分の酸化処理を施
した。このとき、脆弱膜のみが酸化され、平坦面
に堆積した膜はほとんど酸化されない。
ば酸化物に変化させることにより本発明を実現し
たものである。この場合堆積膜２はシリコン、金
属シリサイド等、その酸化物、窒化物等が品質上
安定であることが望ましい。また堆積膜２が導電
性の場合はその化合物３は絶縁膜に変化すること
が望ましい。本実施例ではシリコンを堆積し、
900℃ウエツトOβ雰囲気中で30分の酸化処理を施
した。このとき、脆弱膜のみが酸化され、平坦面
に堆積した膜はほとんど酸化されない。
第２図は本発明の実施例を示す。図において１
はシリコン半導体基板、２０１，２０２，２０３
は密な膜質を有する堆積膜（シリコン）、２′は脆
弱な膜質を有する堆積膜（シリコン）、５は導電
材料（シリコンもしくは金属）、７は絶縁材料
（SiOβ）である。本実施例においては段差の形成
はシリコン半導体基板１と異なる材料、すなわち
多結晶シリコン５とシリコン酸化膜７から形成さ
れている。それぞれの膜厚は4500Å，1000Åであ
る。段差の形成方法以外は第１図と同様な方法で
得ることができる。本構造によれば導電体である
多結晶シリコン５と絶縁材料であるシリコン酸化
膜７により構成される段差厚さ約4500Åに対し、
自己整合的にシリコンパターン２０１，２０２，
２０３が形成できる。このことはシリコン５に非
常に接近し、同一平面上でシリコン２０１，２０
３が形成でき、さらにシリコン５と同一のパター
ンとなるシリコン２０２も形成できる。したがつ
て導体５に接近させて、他の導体２０１，２０３
が形成でき、その間隔を0.3μm以下にすることが
できるので、配線密度を効率よくあげることがで
きる。
はシリコン半導体基板、２０１，２０２，２０３
は密な膜質を有する堆積膜（シリコン）、２′は脆
弱な膜質を有する堆積膜（シリコン）、５は導電
材料（シリコンもしくは金属）、７は絶縁材料
（SiOβ）である。本実施例においては段差の形成
はシリコン半導体基板１と異なる材料、すなわち
多結晶シリコン５とシリコン酸化膜７から形成さ
れている。それぞれの膜厚は4500Å，1000Åであ
る。段差の形成方法以外は第１図と同様な方法で
得ることができる。本構造によれば導電体である
多結晶シリコン５と絶縁材料であるシリコン酸化
膜７により構成される段差厚さ約4500Åに対し、
自己整合的にシリコンパターン２０１，２０２，
２０３が形成できる。このことはシリコン５に非
常に接近し、同一平面上でシリコン２０１，２０
３が形成でき、さらにシリコン５と同一のパター
ンとなるシリコン２０２も形成できる。したがつ
て導体５に接近させて、他の導体２０１，２０３
が形成でき、その間隔を0.3μm以下にすることが
できるので、配線密度を効率よくあげることがで
きる。
第３図は本発明の他の実施例であつて、本発明
原理をMOS集積回路に適用した場合のプロセス
工程を説明するための図である。第３図Ａは
MOS集積回路の製造工程でゲート多結晶シリコ
ンの加工が終了した構造断面図である。図におい
て１１はｐ形シリコン基板、９はフイールド酸化
膜（膜厚1μm）、４はゲート酸化膜（膜厚500Å）、
５′はゲート多結晶シリコン（膜厚2000Å）を示
す。ここまでの工程は通常のMOS集積回路の公
知方法で製造できている。つぎに、第３図Ｂに示
すようにECR型プラズマ堆積方法によりｎ形不
純物ｐを含むシリコン堆積膜２０１，２０２，２
０３，２′を厚さ2000Åに堆積する。形成条件は
マイクロ波電力150W、真空度５×10-4Torr，
SiHC流量20c.c.／mmで、この場合、第１図Ａで示
したように段差の側壁部には脆弱な膜質を有する
シリコン堆積膜２′が堆積される。このときの堆
積速度は360Å／mmである。つぎにウエツトOβ雰
囲気中900℃，30分程度の熱処理を行うと、段差
側壁部のシリコン２′は容易に酸化され、シリコ
ンの堆積膜２０１，２０２，２０３はそれぞれ段
差部でシリコン酸化膜（第３図Ｃ）により分離さ
れる。900℃の熱処理時、シリコンの堆積膜２０
１，２０３に含まれたｎ形不純物がシリコン基板
１１表面に拡散し、MOSトランジスタのソース
およびドレイン層６０１，６０３が形成できる。
その後、シリコンの堆積膜２０１，２０２，２０
３をホトリソグラフイおよびエツチング処理によ
り加工し、第３図Ｃに示す構造を得る。第３図Ｄ
に示すように最後に公知の集積回路製造技術によ
りシリコン酸化膜１１１をCVD法により厚さ
5000Åに堆積し、スルーホール形成を行い、Al
電極、２１１，２１３を形成する。結果的に第３
図Ｄに示すようなMOS集積回路を得る。
原理をMOS集積回路に適用した場合のプロセス
工程を説明するための図である。第３図Ａは
MOS集積回路の製造工程でゲート多結晶シリコ
ンの加工が終了した構造断面図である。図におい
て１１はｐ形シリコン基板、９はフイールド酸化
膜（膜厚1μm）、４はゲート酸化膜（膜厚500Å）、
５′はゲート多結晶シリコン（膜厚2000Å）を示
す。ここまでの工程は通常のMOS集積回路の公
知方法で製造できている。つぎに、第３図Ｂに示
すようにECR型プラズマ堆積方法によりｎ形不
純物ｐを含むシリコン堆積膜２０１，２０２，２
０３，２′を厚さ2000Åに堆積する。形成条件は
マイクロ波電力150W、真空度５×10-4Torr，
SiHC流量20c.c.／mmで、この場合、第１図Ａで示
したように段差の側壁部には脆弱な膜質を有する
シリコン堆積膜２′が堆積される。このときの堆
積速度は360Å／mmである。つぎにウエツトOβ雰
囲気中900℃，30分程度の熱処理を行うと、段差
側壁部のシリコン２′は容易に酸化され、シリコ
ンの堆積膜２０１，２０２，２０３はそれぞれ段
差部でシリコン酸化膜（第３図Ｃ）により分離さ
れる。900℃の熱処理時、シリコンの堆積膜２０
１，２０３に含まれたｎ形不純物がシリコン基板
１１表面に拡散し、MOSトランジスタのソース
およびドレイン層６０１，６０３が形成できる。
その後、シリコンの堆積膜２０１，２０２，２０
３をホトリソグラフイおよびエツチング処理によ
り加工し、第３図Ｃに示す構造を得る。第３図Ｄ
に示すように最後に公知の集積回路製造技術によ
りシリコン酸化膜１１１をCVD法により厚さ
5000Åに堆積し、スルーホール形成を行い、Al
電極、２１１，２１３を形成する。結果的に第３
図Ｄに示すようなMOS集積回路を得る。
上記の実施例によれば通常のMOS集積回路に
比較し、利点として次の３点があげられる。
比較し、利点として次の３点があげられる。
(イ) この構造での特徴は、段差部での分離の形状
が菱形になつている点にある。本構造によれば
段差部が、絶縁物であるゲート酸化膜と導体で
あるゲートポリSiから形成されており、ソース
およびドレインの引き出し電極となるシリコン
が、ECR型プラズマ堆積法により形成される。
段差部での分離が菱形になることにより、原理
的にはゲートポリSiとソースおよびドレイン引
き出し電極の分離はゲート酸化膜の側壁のみで
行うことも可能となり、シリコン基板の表面上
でみた分離巾を零にすることができる。
が菱形になつている点にある。本構造によれば
段差部が、絶縁物であるゲート酸化膜と導体で
あるゲートポリSiから形成されており、ソース
およびドレインの引き出し電極となるシリコン
が、ECR型プラズマ堆積法により形成される。
段差部での分離が菱形になることにより、原理
的にはゲートポリSiとソースおよびドレイン引
き出し電極の分離はゲート酸化膜の側壁のみで
行うことも可能となり、シリコン基板の表面上
でみた分離巾を零にすることができる。
本実施例でもゲート電極５，２０２とソース
およびドレイン引き出し電極の分離巾は0.1μm
以下にできた。したがつて本構造はデバイスの
高密度に非常に有利である。
およびドレイン引き出し電極の分離巾は0.1μm
以下にできた。したがつて本構造はデバイスの
高密度に非常に有利である。
(ロ) ソース、ドレイン拡散層６０１，６０３はシ
リコン２０１，２０３に含まれる不純物の拡散
により形成されるのでオイン注入法による接合
の形成に比較して非常に浅い接合（厚さ0.1μm
以下）を形成することができる。このことは
MOSトランジスタの微細化で問題になつてい
るシヨートチヤネル効果（チヤネル長が小さく
なつてゆくと閾値電圧が著しく低くなる効果）
を小さくすることができる。
リコン２０１，２０３に含まれる不純物の拡散
により形成されるのでオイン注入法による接合
の形成に比較して非常に浅い接合（厚さ0.1μm
以下）を形成することができる。このことは
MOSトランジスタの微細化で問題になつてい
るシヨートチヤネル効果（チヤネル長が小さく
なつてゆくと閾値電圧が著しく低くなる効果）
を小さくすることができる。
(ハ) ソース、ドレインの引き出し電極である堆積
膜２０１，２０３をフイールド酸化膜９上にお
くことにより、ソースおよびドレイン拡散層６
０１，６０３の面積を小さくすることができ
る。このため、ソース基板間の電気容量を大幅
に低減でき高速MOS集積回路を実現すること
ができる。またソースおよびドレイン拡散層６
０１，６０３の面積が小さくなることから、回
路動作を不良にするα線等の影響も少なくする
ことができる。第４図は第３図の実施例を改良
した他の実施例である。第３図の実施例と異な
る点は第３図Ｂの工程でECR型プラズマ堆積
法で不純物を含むシリコンを形成したが、本実
施例ではEVR型プラズマ堆積法で不純物を含
むシリコン２１，２１′の形成につづいて、こ
の上にMo２２，２２′を堆積している点にあ
る。それぞれの膜厚は500〜1000Å，1000Å〜
3000Åである。本実施例によれば、ゲート電極
５，２１，２２、ソースおよびドレイン引き出
し電極２１，２２の抵抗を0.1Ω以下に（シリ
コンのみのときは20Ω〜50Ω程度）低減でき、
かつソースおよびドレイン拡散層６０１，６０
３の深さを0.1μm以下に浅くすることができる
ので高密度・高速なMOS集積回路が実現でき
る。
膜２０１，２０３をフイールド酸化膜９上にお
くことにより、ソースおよびドレイン拡散層６
０１，６０３の面積を小さくすることができ
る。このため、ソース基板間の電気容量を大幅
に低減でき高速MOS集積回路を実現すること
ができる。またソースおよびドレイン拡散層６
０１，６０３の面積が小さくなることから、回
路動作を不良にするα線等の影響も少なくする
ことができる。第４図は第３図の実施例を改良
した他の実施例である。第３図の実施例と異な
る点は第３図Ｂの工程でECR型プラズマ堆積
法で不純物を含むシリコンを形成したが、本実
施例ではEVR型プラズマ堆積法で不純物を含
むシリコン２１，２１′の形成につづいて、こ
の上にMo２２，２２′を堆積している点にあ
る。それぞれの膜厚は500〜1000Å，1000Å〜
3000Åである。本実施例によれば、ゲート電極
５，２１，２２、ソースおよびドレイン引き出
し電極２１，２２の抵抗を0.1Ω以下に（シリ
コンのみのときは20Ω〜50Ω程度）低減でき、
かつソースおよびドレイン拡散層６０１，６０
３の深さを0.1μm以下に浅くすることができる
ので高密度・高速なMOS集積回路が実現でき
る。
第５図は第３図の実施例を改良した他の実施
例である。第３図の実施例と異なる点は第３図
Ａの工程でゲートシリコン５およびゲート酸化
膜４の加工後、比較的濃度のうすいソース・ド
レイン層６０１′，６０３′を形成しているとこ
ろにある。具体的にはシリコン基板としてｎ形
を用いた場合、Asをエネルギ100KeVでドース
量１×1014cm-2の条件でイオン打込を行つてい
る。本実施例によれば、第３図の実施例に比較
し、ソースおよびドレイン６０１，６０３とシ
リコン基板１１間の接合耐圧を大幅にあげるこ
とができ、かつ第３図の実施例と同様にMOS
トランジスタのシヨートチヤネル効果を押える
ことができる。
例である。第３図の実施例と異なる点は第３図
Ａの工程でゲートシリコン５およびゲート酸化
膜４の加工後、比較的濃度のうすいソース・ド
レイン層６０１′，６０３′を形成しているとこ
ろにある。具体的にはシリコン基板としてｎ形
を用いた場合、Asをエネルギ100KeVでドース
量１×1014cm-2の条件でイオン打込を行つてい
る。本実施例によれば、第３図の実施例に比較
し、ソースおよびドレイン６０１，６０３とシ
リコン基板１１間の接合耐圧を大幅にあげるこ
とができ、かつ第３図の実施例と同様にMOS
トランジスタのシヨートチヤネル効果を押える
ことができる。
（発明の効果）
以上説明したように、本発明は段差のある表面
に堆積に方向性のある装置を用いて導電性薄膜を
形成し、この段差部に形成される堆積膜はその脆
弱性を利用して酸化し絶縁膜に変化されることに
より導電性薄膜の分離を行うものである。この特
徴として、分離が段差部分で自己整合的になさ
れ、分離の絶縁性は段差の高さに依存しており、
平面的な分離幅は狭くてもよい点にある。その結
果、絶縁耐圧を高く維持したまま、基板上面から
見た分離面積を実質的に小さくすることができる
ので、高密度な半導体装置を提供することができ
る。
に堆積に方向性のある装置を用いて導電性薄膜を
形成し、この段差部に形成される堆積膜はその脆
弱性を利用して酸化し絶縁膜に変化されることに
より導電性薄膜の分離を行うものである。この特
徴として、分離が段差部分で自己整合的になさ
れ、分離の絶縁性は段差の高さに依存しており、
平面的な分離幅は狭くてもよい点にある。その結
果、絶縁耐圧を高く維持したまま、基板上面から
見た分離面積を実質的に小さくすることができる
ので、高密度な半導体装置を提供することができ
る。
第１図は本発明の基本原理を示す構造断面図、
第２図は本発明の一実施例、第３図乃至第５図は
本発明の他の実施例を示す。 １……半導体基板、２……堆積膜、２′……堆
積膜、３……シリコン酸化膜、４……ゲート酸化
膜、５……導電材料（シリコン）、５′……ゲート
多結晶シリコン、７……絶縁材料（シリコン酸化
膜）、８，８′……ｎ形拡散層、９……フイールド
酸化膜、１１……ｐ形シリコン基板、２１，２
１′……不純物を含むシリコン、２２……Mo、
９１，９１′……シリコン、１１１……シリコン
酸化膜、２０１，２０２，２０３……密な膜質を
有する堆積膜、２１１，２１３……Al電極、６
０１……MOSトランジスタのソース拡散層、６
０３……MOSトランジスタのドレイン拡散層。
第２図は本発明の一実施例、第３図乃至第５図は
本発明の他の実施例を示す。 １……半導体基板、２……堆積膜、２′……堆
積膜、３……シリコン酸化膜、４……ゲート酸化
膜、５……導電材料（シリコン）、５′……ゲート
多結晶シリコン、７……絶縁材料（シリコン酸化
膜）、８，８′……ｎ形拡散層、９……フイールド
酸化膜、１１……ｐ形シリコン基板、２１，２
１′……不純物を含むシリコン、２２……Mo、
９１，９１′……シリコン、１１１……シリコン
酸化膜、２０１，２０２，２０３……密な膜質を
有する堆積膜、２１１，２１３……Al電極、６
０１……MOSトランジスタのソース拡散層、６
０３……MOSトランジスタのドレイン拡散層。
Claims (1)
- 【特許請求の範囲】 １ 表面に垂直段差を有する半導体基板上に、方
向性のある堆積法によつて前記基板表面に導電型
薄膜を形成する工程と、ついで前記段差の垂直面
に形成された導電型薄膜を酸化し、これによつて
段差の凸部の上面に形成された導電型薄膜と、段
差の凹部の上面に形成された導電型薄膜とを分離
絶縁する工程とを備えることを特徴とする半導体
装置の製造方法。 ２ 表面に垂直段差を有する半導体基板上に、方
向性のある堆積法によつて前記基板表面に不純物
を含む導電性薄膜を形成する工程と、ついで熱処
理によつて前記の薄膜のうち段差の垂直面に堆積
された薄膜のみを酸化し酸化膜を形成すると共
に、前記導電性薄膜中に含まれた不純物を前記基
板の表面に拡散せしめ、MOSFETのソース層お
よびドレイン層を形成する工程と、ついでホトグ
ラフイおよびエツチング処理によつて前記導電性
薄膜を所望の形状に成形し、ついで絶縁層を形成
した後電極配線を形成する工程とを含むことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19458082A JPS5984548A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19458082A JPS5984548A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5984548A JPS5984548A (ja) | 1984-05-16 |
| JPH0586655B2 true JPH0586655B2 (ja) | 1993-12-13 |
Family
ID=16326902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19458082A Granted JPS5984548A (ja) | 1982-11-08 | 1982-11-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984548A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5568075A (en) * | 1978-11-17 | 1980-05-22 | Charbonnages De France | Automatic temperature control electric heating panel heater and method of manufacturing same |
| JPS5928358A (ja) * | 1982-08-10 | 1984-02-15 | Toshiba Corp | 半導体装置の製造方法 |
-
1982
- 1982-11-08 JP JP19458082A patent/JPS5984548A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5984548A (ja) | 1984-05-16 |
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