JPH0586656B2 - - Google Patents
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- Publication number
- JPH0586656B2 JPH0586656B2 JP57172172A JP17217282A JPH0586656B2 JP H0586656 B2 JPH0586656 B2 JP H0586656B2 JP 57172172 A JP57172172 A JP 57172172A JP 17217282 A JP17217282 A JP 17217282A JP H0586656 B2 JPH0586656 B2 JP H0586656B2
- Authority
- JP
- Japan
- Prior art keywords
- isolation
- pad
- stray capacitance
- semiconductor device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/281—Auxiliary members
- H10W72/283—Reinforcing structures, e.g. bump collars
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は半導体装置の製造方法に関する。
(2) 技術の背景
半導体装置、特に高集積の半導体装置（以下単
にICとも略称する）の進展は近年顕著である。
各種ICの進展における共通の課題の１つとして
高速化が挙げられる。本発明もこの高速化につい
て言及するものであり、特にIC上の配線を対象
として高速化を図るものである。
にICとも略称する）の進展は近年顕著である。
各種ICの進展における共通の課題の１つとして
高速化が挙げられる。本発明もこの高速化につい
て言及するものであり、特にIC上の配線を対象
として高速化を図るものである。
(3) 従来技術と問題点
第１図はIC上の極く一部を取り出して示す平
面図であり、１１は半導体基板（IC基板）、１２
は信号線、１３は信号線１２を終端し外部との信
号のやりとりを行う外部ピン（図示せず）との接
続を行うパツドである。これら信号線１２、パツ
ド１３等は絶縁膜（SiO2膜）を介し基板１１上
に設けられる。この絶縁膜は通常非常に薄い。こ
のため、これら信号線１２およびパツド１３の直
下に形成される浮遊容量Ｃは無視できない。この
浮遊容量の存在により信号の伝送が速く行われな
いことは周知である。又、こん浮遊容量の大きさ
が絶縁膜の厚さに反比例し、その誘電率と面積の
積に比例することも知られている。この面積は又
信号線の線幅とその長さの積で表わされることも
周知である。
面図であり、１１は半導体基板（IC基板）、１２
は信号線、１３は信号線１２を終端し外部との信
号のやりとりを行う外部ピン（図示せず）との接
続を行うパツドである。これら信号線１２、パツ
ド１３等は絶縁膜（SiO2膜）を介し基板１１上
に設けられる。この絶縁膜は通常非常に薄い。こ
のため、これら信号線１２およびパツド１３の直
下に形成される浮遊容量Ｃは無視できない。この
浮遊容量の存在により信号の伝送が速く行われな
いことは周知である。又、こん浮遊容量の大きさ
が絶縁膜の厚さに反比例し、その誘電率と面積の
積に比例することも知られている。この面積は又
信号線の線幅とその長さの積で表わされることも
周知である。
そうすると、浮遊容量の大きさは１つに信号線
の長さの延長と共に増加することが分る。ところ
が、悪いことに、近年におけるICの大規模化に
従つて、その長さが益々長尺化しつつある。この
ため信号線上の伝搬遅延ということに注意を払わ
なければならなくなる。この場合、この信号線に
接続するパツド１３に十分注意しなければならな
い。なぜなら、パツド１３の占有面積はかなり大
（例えば200μ×200μ）であり、例えば線幅3μの信
号線１２の占有面積と同等以上だからである。こ
の占有面積の大きい（浮遊容量の大きい）パツド
１３直下の浮遊容量を減少させることは信号伝搬
の遅延を縮小し高速化を図るための早道である。
の長さの延長と共に増加することが分る。ところ
が、悪いことに、近年におけるICの大規模化に
従つて、その長さが益々長尺化しつつある。この
ため信号線上の伝搬遅延ということに注意を払わ
なければならなくなる。この場合、この信号線に
接続するパツド１３に十分注意しなければならな
い。なぜなら、パツド１３の占有面積はかなり大
（例えば200μ×200μ）であり、例えば線幅3μの信
号線１２の占有面積と同等以上だからである。こ
の占有面積の大きい（浮遊容量の大きい）パツド
１３直下の浮遊容量を減少させることは信号伝搬
の遅延を縮小し高速化を図るための早道である。
従来はパツド１３における浮遊容量を減少させ
るために、例えばパツド１３直下の絶縁膜を部分
的に厚くするというような手法が採られていた。
然しながらこの手法によれば、部分的に絶縁膜を
厚くする工程が増えるという問題点を残した。
るために、例えばパツド１３直下の絶縁膜を部分
的に厚くするというような手法が採られていた。
然しながらこの手法によれば、部分的に絶縁膜を
厚くする工程が増えるという問題点を残した。
(4) 発明の目的
本発明は上記問題点に鑑み、工程数を増やすこ
となくパツド直下の浮遊容量を減少させ、高速化
を図ることのできる半導体装置の製造方法を提案
することを目的とするものである。
となくパツド直下の浮遊容量を減少させ、高速化
を図ることのできる半導体装置の製造方法を提案
することを目的とするものである。
(5) 発明の構成
上記目的を達成するために本発明は、半導体基
板に設けられた溝に絶縁膜が埋め込まれた構造の
素子間分離用のアイソレーシヨンと、該半導体基
板上に設けられる信号線終端用のパツドとを少な
くとも有してなる半導体装置において、前記半導
体基板に前記素子間分離用のアイソレーシヨンを
形成するのと同時に、前記パツドの形成予定領域
の直下における前記半導体基板にも前記アイソレ
ーシヨンを、複数本のストライプ状に形成するこ
とを特徴とするものである。
板に設けられた溝に絶縁膜が埋め込まれた構造の
素子間分離用のアイソレーシヨンと、該半導体基
板上に設けられる信号線終端用のパツドとを少な
くとも有してなる半導体装置において、前記半導
体基板に前記素子間分離用のアイソレーシヨンを
形成するのと同時に、前記パツドの形成予定領域
の直下における前記半導体基板にも前記アイソレ
ーシヨンを、複数本のストライプ状に形成するこ
とを特徴とするものである。
(6) 発明の実施例
第２図は本発明に基づき第１図のパツド１３の
直下に形成されるアイソレーシヨンを示す拡大断
面図である。一般にアイソレーシヨンは素子間分
離のために用いられ殆どのICにおいて見られる。
この汎用のアイソレーシヨンをパツド１３の直下
にも形成する。したがつて工程上は他のアイソレ
ーシヨンの製造工程時に同時に得られ、前記問題
点となる工程数の増加にはつながらない。本図
中、アイソレーシヨンは２１で示され、例えばポ
リシリコン２２とこれを包囲する絶縁膜２３から
なる。２３′は通常の薄い絶縁膜である。
直下に形成されるアイソレーシヨンを示す拡大断
面図である。一般にアイソレーシヨンは素子間分
離のために用いられ殆どのICにおいて見られる。
この汎用のアイソレーシヨンをパツド１３の直下
にも形成する。したがつて工程上は他のアイソレ
ーシヨンの製造工程時に同時に得られ、前記問題
点となる工程数の増加にはつながらない。本図
中、アイソレーシヨンは２１で示され、例えばポ
リシリコン２２とこれを包囲する絶縁膜２３から
なる。２３′は通常の薄い絶縁膜である。
かくの如く、パツド１３の直下の絶縁膜は厚く
なり浮遊容量を減少させるのに有効である。つま
り高速化に寄与するところ大である。
なり浮遊容量を減少させるのに有効である。つま
り高速化に寄与するところ大である。
第２図に示す構成ではアイソレーシヨン２１の
幅（図の左右方向）を例えば200μと長大にしな
ければならず、汎用の例えば幅3μ程度のアイソ
レーシヨンとは異質なものとなる。これは製造上
不利となる。そこで、汎用のアイソレーシヨンと
全く同じものを利用して第２図のアイソレーシヨ
ン２１に置き換えられるならばさらに好都合であ
る。
幅（図の左右方向）を例えば200μと長大にしな
ければならず、汎用の例えば幅3μ程度のアイソ
レーシヨンとは異質なものとなる。これは製造上
不利となる。そこで、汎用のアイソレーシヨンと
全く同じものを利用して第２図のアイソレーシヨ
ン２１に置き換えられるならばさらに好都合であ
る。
第３Ａ図は本発明の第１実施例を示す平面図で
あり、第３Ｂ図は第３Ａ図の３Ｂ−３Ｂ断面を拡
大して示す断面図である。第１実施例は通常のＶ
字形あるいはＵ字形のアイソレーシヨン３１をラ
テイス（lattice）状に配列形成してなる。このよ
うにすれば、通常のアイソレーシヨン製造工程を
そのまま流用できる。ただし、第２図の場合に比
べて浮遊容量の低減効果は落ちる。なぜなら、格
子の間には通常の薄い絶縁膜２３′が残るからで
ある。然し低減効果が落ちるといつても、各格子
ピツチを等しくとれば、第２図の場合の約3/4に
落ちるに過ぎない。なお、アイソレーシヨンの配
列パターンは任意に定めてよく、本実施例のよう
にラテイス状にするのに限定しない。
あり、第３Ｂ図は第３Ａ図の３Ｂ−３Ｂ断面を拡
大して示す断面図である。第１実施例は通常のＶ
字形あるいはＵ字形のアイソレーシヨン３１をラ
テイス（lattice）状に配列形成してなる。このよ
うにすれば、通常のアイソレーシヨン製造工程を
そのまま流用できる。ただし、第２図の場合に比
べて浮遊容量の低減効果は落ちる。なぜなら、格
子の間には通常の薄い絶縁膜２３′が残るからで
ある。然し低減効果が落ちるといつても、各格子
ピツチを等しくとれば、第２図の場合の約3/4に
落ちるに過ぎない。なお、アイソレーシヨンの配
列パターンは任意に定めてよく、本実施例のよう
にラテイス状にするのに限定しない。
第４図は本発明の第２実施例を示す平面図であ
り、アイソレーシヨン（第３Ａ，３Ｂ図の３１）
が複数本ストライプ状に配列形成される。この場
合、第１実施例に比べるとさらに浮遊容量の低減
効果は落ちるが、何らの策を施さない場合に比べ
れば浮遊容量は大幅に減少する。
り、アイソレーシヨン（第３Ａ，３Ｂ図の３１）
が複数本ストライプ状に配列形成される。この場
合、第１実施例に比べるとさらに浮遊容量の低減
効果は落ちるが、何らの策を施さない場合に比べ
れば浮遊容量は大幅に減少する。
他の実施例としては、アイソレーシヨンを同心
円状に複数の輪のパターンあるいは複数の矩形の
パターンとするのも良い。
円状に複数の輪のパターンあるいは複数の矩形の
パターンとするのも良い。
(7) 発明の効果
以上説明したように本発明によれば、少なくと
もパツド直下（信号線直下に適用しても勿論構わ
ない）における浮遊容量は低減され、高速の信号
伝送が実現される。
もパツド直下（信号線直下に適用しても勿論構わ
ない）における浮遊容量は低減され、高速の信号
伝送が実現される。
第１図はIC上の極く一部を取り出して示す平
面図、第２図は本発明に基づき第１図のパツド１
３の直下に形成されるアイソレーシヨンを示す拡
大断面図、第３Ａ図は本発明の第１実施例を示す
平面図、第３Ｂ図は第３Ａ図の３Ｂ−３Ｂ断面を
拡大して示す断面図、第４図は本発明の第２実施
例を示す平面図である。 １１……半導体基板、１２……信号線、１３…
…パツド、２１，３１……アイソレーシヨン、２
３，２３′……絶縁膜。
面図、第２図は本発明に基づき第１図のパツド１
３の直下に形成されるアイソレーシヨンを示す拡
大断面図、第３Ａ図は本発明の第１実施例を示す
平面図、第３Ｂ図は第３Ａ図の３Ｂ−３Ｂ断面を
拡大して示す断面図、第４図は本発明の第２実施
例を示す平面図である。 １１……半導体基板、１２……信号線、１３…
…パツド、２１，３１……アイソレーシヨン、２
３，２３′……絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内に設けられた溝に絶縁物が埋め
込まれた構造の素子間分離用のアイソレーシヨン
と、 前記半導体基板上に設けられる信号線終端用の
パツドと、 前記パツドの直下に形成される浮遊容量減少用
の絶縁物領域と、を少なくとも有してなる半導体
装置において、 前記浮遊容量減少用の絶縁物領域を、前記素子
間分離用のアイソレーシヨンと同一構成を有しし
かも複数本のストライプ状に配列したアイソレー
シヨンによつて、かつ、該素子間分離用のアイソ
レーシヨンを形成するのと同時に、前記パツドの
形成予定領域の直下における前記半導体基板内に
形成することを特徴とする半導体装置の製造方
法。 ２ 前記浮遊容量減少用の絶縁物領域を、前記複
数本のストライプ状のアイソレーシヨンを相互に
直交させたラテイス状に形成する特許請求の範囲
第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172172A JPS5961946A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172172A JPS5961946A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961946A JPS5961946A (ja) | 1984-04-09 |
| JPH0586656B2 true JPH0586656B2 (ja) | 1993-12-13 |
Family
ID=15936900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172172A Granted JPS5961946A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961946A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142845U (ja) * | 1987-03-12 | 1988-09-20 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52463B2 (ja) * | 1972-06-05 | 1977-01-07 | ||
| JPS53132279A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Production of semiconductor device |
| JPS5477570A (en) * | 1977-12-02 | 1979-06-21 | Nec Corp | Production of semiconductor element |
-
1982
- 1982-09-30 JP JP57172172A patent/JPS5961946A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5961946A (ja) | 1984-04-09 |
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