JPS5961946A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5961946A JPS5961946A JP57172172A JP17217282A JPS5961946A JP S5961946 A JPS5961946 A JP S5961946A JP 57172172 A JP57172172 A JP 57172172A JP 17217282 A JP17217282 A JP 17217282A JP S5961946 A JPS5961946 A JP S5961946A
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- JP
- Japan
- Prior art keywords
- pad
- isolation
- insulating film
- signal line
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- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/281—Auxiliary members
- H10W72/283—Reinforcing structures, e.g. bump collars
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ｉｌ＋ 発明の技術分野
本発明は半導体装置に関する。
（２）技術の背景
半導体装置、特に高集積の半導体装置（以］；単にＩＣ
とも略称する）の進展は近年顕著である１、各朽・ＩＣ
の進展における共通の課題の１つとして高速化が挙げら
れる。本発明もこの高速化について言及するものであり
、特にＩＣ上の配線を対象として高速化を図るものであ
る。
とも略称する）の進展は近年顕著である１、各朽・ＩＣ
の進展における共通の課題の１つとして高速化が挙げら
れる。本発明もこの高速化について言及するものであり
、特にＩＣ上の配線を対象として高速化を図るものであ
る。
＋３１ 従来技術と問題点
第１図はＩＣ上の極く一部を取り出色糸す平面図であり
、１ｌｆｄ半導体基板（ＩＣＣ根板、１２は信号線、１
３は信号線１２を終端し外部との信号のやシとシラ行う
外部ビン（図示せず）との接続を行うパッドである。こ
れら信号線１２、パッド１３等は絶縁膜（Ｓｉ０２膜）
を介し基板１１上に設けられる。この絶縁膜は通常非常
に薄い。このため、これら信号線１２およびパッド１３
の直下に形成される浮遊容ｆａ：（Ｃ１は無視できない
。この浮遊容量の存在によ多信号の伝送が速く行われな
いことは周知である。又、この浮遊８ｍの大きさが絶縁
膜の厚さに反比例し、その誘電率と面積の積に比例する
ことも知られている。この面積は又信号線の線幅とその
長さの積で表わされることも周知である。
、１ｌｆｄ半導体基板（ＩＣＣ根板、１２は信号線、１
３は信号線１２を終端し外部との信号のやシとシラ行う
外部ビン（図示せず）との接続を行うパッドである。こ
れら信号線１２、パッド１３等は絶縁膜（Ｓｉ０２膜）
を介し基板１１上に設けられる。この絶縁膜は通常非常
に薄い。このため、これら信号線１２およびパッド１３
の直下に形成される浮遊容ｆａ：（Ｃ１は無視できない
。この浮遊容量の存在によ多信号の伝送が速く行われな
いことは周知である。又、この浮遊８ｍの大きさが絶縁
膜の厚さに反比例し、その誘電率と面積の積に比例する
ことも知られている。この面積は又信号線の線幅とその
長さの積で表わされることも周知である。
そうすると、浮遊容量の大きさけ１つに信号線の長さの
延長と共に増加することが分る。ところが、悪いことに
、近年におけるＩＣの大規模化に従って、その長さが益
々長尺化しつつある。このため信号線上の伝搬遅延とい
うことに注意を払わなければならなくなる。この場合、
この信号線に接続するパッド１３に十分注意しなければ
ならない。なぜなら、パッド１３の占有面積はかなり大
（例えば２００μＸ２００μ）であり、例えば線幅３μ
の信号線１２の占有面積と同等以上だからである。この
占有面積の大きい（寄生容量の大きい）パッド１３直下
の寄生容量を減少させることは信号伝搬の遅延を縮小し
高速化を図るための早道である。
延長と共に増加することが分る。ところが、悪いことに
、近年におけるＩＣの大規模化に従って、その長さが益
々長尺化しつつある。このため信号線上の伝搬遅延とい
うことに注意を払わなければならなくなる。この場合、
この信号線に接続するパッド１３に十分注意しなければ
ならない。なぜなら、パッド１３の占有面積はかなり大
（例えば２００μＸ２００μ）であり、例えば線幅３μ
の信号線１２の占有面積と同等以上だからである。この
占有面積の大きい（寄生容量の大きい）パッド１３直下
の寄生容量を減少させることは信号伝搬の遅延を縮小し
高速化を図るための早道である。
従来はパッド１３における浮遊容量を減少させるために
、例えばノぐラド１３直下の絶縁膜全部分的ＶＣ厚くす
るというような手法が採られていた。
、例えばノぐラド１３直下の絶縁膜全部分的ＶＣ厚くす
るというような手法が採られていた。
然しなからこの手法によれば、部分的に絶縁膜を厚くす
る工程が増えるという問題点を残した。
る工程が増えるという問題点を残した。
（４）発明の目的
本発明は上記問題点に鑑み、工程数を増やすことなくバ
ンド直下の浮遊容量全減少させ、高速化を図ることので
きる半導体装置を提案ブーること全目的とするものであ
る。
ンド直下の浮遊容量全減少させ、高速化を図ることので
きる半導体装置を提案ブーること全目的とするものであ
る。
（５） 発明の構成
上記目的全達成するために本発明は、栄漕体基も一部が
ストライプ状の複数本の絶蘇物領域とからなることを％
徴とするものである。
ストライプ状の複数本の絶蘇物領域とからなることを％
徴とするものである。
（６）発明の実施例
第２図は本発明に基づき第１図のパッドＪ３の直下に形
成されるアイソレーションを示す拡大断面図である。一
般にアイソレーションは素子間分離のために用いられ殆
どのＩＣにおいて見られる。
成されるアイソレーションを示す拡大断面図である。一
般にアイソレーションは素子間分離のために用いられ殆
どのＩＣにおいて見られる。
この汎用のアイソレーションをバンド］３の直下にも形
成する。したがって工程上は他のアイソレーションの製
造工程時に同時に得られ、前言「１問題点となる工程数
の増加にはつながらない。本図中、アイソレーションは
２１で示され、例えばポリシリコン２２とこれを包囲す
る絶縁膜２３からなる。
成する。したがって工程上は他のアイソレーションの製
造工程時に同時に得られ、前言「１問題点となる工程数
の増加にはつながらない。本図中、アイソレーションは
２１で示され、例えばポリシリコン２２とこれを包囲す
る絶縁膜２３からなる。
２３′は通常の薄い絶縁膜である。
かくの如く、パッド１３の直下の絶縁力負は〃ぐなシ浮
遊容量を減少させるのに有効である。っまシ高速化に宵
与するところ大である。
遊容量を減少させるのに有効である。っまシ高速化に宵
与するところ大である。
第２図に示す構成ではアイソレージ膿ン２］の幅（図の
左右方向）を例えば２００μと長大にしなければならず
、汎用の例えば幅３μ程度のアイソレーションとは異質
なものとなる。これは製造上不利となる。そこで、汎用
のアイソレーションと全く同じものを利用して第２図の
アイソレーション２１ＫｆＩ￥き換えられるならばさら
に好都合である。
左右方向）を例えば２００μと長大にしなければならず
、汎用の例えば幅３μ程度のアイソレーションとは異質
なものとなる。これは製造上不利となる。そこで、汎用
のアイソレーションと全く同じものを利用して第２図の
アイソレーション２１ＫｆＩ￥き換えられるならばさら
に好都合である。
第３Ａ図は本発明の第１実施例を示す平面図であり、第
３Ｂ図は第３Ａ図の３Ｂ−３Ｂ断面を拡大して示す断面
図である。第１実施例は通常のＶ字形あるいけＵ字形の
アイソレーション３１’にラティス（１ａｔｔｉｃｅ
）状に配列形成してなる。このようにすれば、通常のア
イソレーション製造工程をそのまま流用できる。ただし
、第２図の場合に比べて浮遊容量の低減効果は落ちる。
３Ｂ図は第３Ａ図の３Ｂ−３Ｂ断面を拡大して示す断面
図である。第１実施例は通常のＶ字形あるいけＵ字形の
アイソレーション３１’にラティス（１ａｔｔｉｃｅ
）状に配列形成してなる。このようにすれば、通常のア
イソレーション製造工程をそのまま流用できる。ただし
、第２図の場合に比べて浮遊容量の低減効果は落ちる。
なぜなら、格子の間には通常の薄い絶縁膜２３′が残る
がらである。然し低減効果が落ちるといっても、各格子
ピッチを等しくとれば、第２図の場合の約１に落ちるに
過ぎない。なお、アイソレーションの配列パターンは任
意に定めてよく、本実施例のようにラティス状にするの
に限定しない。
がらである。然し低減効果が落ちるといっても、各格子
ピッチを等しくとれば、第２図の場合の約１に落ちるに
過ぎない。なお、アイソレーションの配列パターンは任
意に定めてよく、本実施例のようにラティス状にするの
に限定しない。
第４図は本発明の第２実施例を示す平面図であシ、アイ
ソレーション（第３Ａ、３Ｂ図の３１）が複数本ストラ
イプ状に配列形成される。この場合、第１実施例に比べ
るとさらに浮遊谷用の低減効果は落ちるが、何らの策を
施さない場合に比べれば浮遊容量は大幅に減少する。
ソレーション（第３Ａ、３Ｂ図の３１）が複数本ストラ
イプ状に配列形成される。この場合、第１実施例に比べ
るとさらに浮遊谷用の低減効果は落ちるが、何らの策を
施さない場合に比べれば浮遊容量は大幅に減少する。
他の実施例としては、アイソレーションを同心円状に複
数の輪のパターンあるいは複数の矩形のノやターンとす
るのも良い。
数の輪のパターンあるいは複数の矩形のノやターンとす
るのも良い。
（力 発明の詳細
な説明したように本発明によれは、少なくともパッド直
下（信号線直下ＶＣ適用しても勿論構わない）における
浮遊容量は低減され、高速の信号伝送が実現される。
下（信号線直下ＶＣ適用しても勿論構わない）における
浮遊容量は低減され、高速の信号伝送が実現される。
第１図はＩＣ上の極〈一部を取り出汗系す平面図、第２
図は本発明に基づき第１図のパッド１３の直下に形成さ
れるアイソレーションを示す拡大断面図、第３Ａ図は本
発明の第１実施例を示す平面図、第３Ｂ図は第３Ａ図の
３Ｂ−３Ｂ断面を拡大して示すＷｒ面図、第４図は本発
明の第２実施例を７ｒ：す平面図である。 １１・・・半導体基板、１２・・・信号線、１３・・・
パッド、２１．３１・・アイソレーション、２３．２：
３’・・・絶縁膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士 竹 本 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１０ ９ ］３ 卒２０
図は本発明に基づき第１図のパッド１３の直下に形成さ
れるアイソレーションを示す拡大断面図、第３Ａ図は本
発明の第１実施例を示す平面図、第３Ｂ図は第３Ａ図の
３Ｂ−３Ｂ断面を拡大して示すＷｒ面図、第４図は本発
明の第２実施例を７ｒ：す平面図である。 １１・・・半導体基板、１２・・・信号線、１３・・・
パッド、２１．３１・・アイソレーション、２３．２：
３’・・・絶縁膜。 特許出願人 富士通株式会社 特許出願代理人 弁理士 竹 本 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 之 第１０ ９ ］３ 卒２０
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に設けられる信号線終端用のパッドと
、前記半導体基板内で且つ前記バンドの下に二設けられ
る少なくとも一部がストライプ状の複数本の絶縁物領域
とからなることを特徴とする半導体装置。 ２ 該絶縁物領域がラティス状に配置されていることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172172A JPS5961946A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57172172A JPS5961946A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961946A true JPS5961946A (ja) | 1984-04-09 |
| JPH0586656B2 JPH0586656B2 (ja) | 1993-12-13 |
Family
ID=15936900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57172172A Granted JPS5961946A (ja) | 1982-09-30 | 1982-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142845U (ja) * | 1987-03-12 | 1988-09-20 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915665A (ja) * | 1972-06-05 | 1974-02-12 | ||
| JPS53132279A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Production of semiconductor device |
| JPS5477570A (en) * | 1977-12-02 | 1979-06-21 | Nec Corp | Production of semiconductor element |
-
1982
- 1982-09-30 JP JP57172172A patent/JPS5961946A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915665A (ja) * | 1972-06-05 | 1974-02-12 | ||
| JPS53132279A (en) * | 1977-04-25 | 1978-11-17 | Nippon Telegr & Teleph Corp <Ntt> | Production of semiconductor device |
| JPS5477570A (en) * | 1977-12-02 | 1979-06-21 | Nec Corp | Production of semiconductor element |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63142845U (ja) * | 1987-03-12 | 1988-09-20 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0586656B2 (ja) | 1993-12-13 |
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