JPH0586675B2 - - Google Patents
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- Publication number
- JPH0586675B2 JPH0586675B2 JP58021177A JP2117783A JPH0586675B2 JP H0586675 B2 JPH0586675 B2 JP H0586675B2 JP 58021177 A JP58021177 A JP 58021177A JP 2117783 A JP2117783 A JP 2117783A JP H0586675 B2 JPH0586675 B2 JP H0586675B2
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- insulating film
- diffusion layer
- floating gate
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は、低電流化及び小面積化の可能な浮遊
ゲート型半導体不揮発性メモリに関する。
ゲート型半導体不揮発性メモリに関する。
従来の代表的な浮遊ゲート型半導体不揮発性メ
モリは、第１図に示すごとく半導体基板１の表面
に基板の導電型と異なる導電型の２つの拡散層ソ
ース２、ドレイン３が設けられ、ソース２とドレ
イン３との間の基板１の表面上に絶縁膜４、その
上に浮遊ゲート電極５、その上に絶縁膜６、さら
に制御電極７が設けられている構造であつた。制
御ゲート電極７に電圧VCGを印加することによ
り、制御ゲート電極７と浮遊ゲート電極５との間
の静電容量結合により浮遊ゲート電極５の電位を
制御し、このときのチヤネル８のコンダクタンス
を読む方式である。チヤネル８のコンダクタンス
は、制御ゲート電極の電圧VCG及び浮遊ゲート電
極５に蓄えられた電荷によつて決まるもので、
VCGを一定にすれば浮遊ゲート電極５の電荷のみ
で与えられる。この電荷の注入方式は、ソース
２、ドレイン３間の基板表面に反転層８を形成さ
せることの可能な電圧VCGを制御ゲート電極７に
印加すると共に、ドレイン３に基板１に対し逆方
向の電圧VDを、チヤネルがピンチオフするよう
に印加して、このピンチオフ点Ａ点近傍の電界に
よりチヤネル８を流れるキヤリアを加速させ、そ
の一部を浮遊ゲート電極５に注入するものであ
る。これはチヤネル注入方式と呼ばれているが、
この方式の欠点は、チヤネル電流に対する浮遊ゲ
ート電極に注入される電流の割合、注入効率が低
いために、ドレイン３に10V以上の高電圧を印加
し、チヤネル８に1mA程度の電流を流さなけれ
ば書込みができないことである。さらに第１図の
構造では、パンチスルーなどの問題により小面積
化が非常に困難である。
モリは、第１図に示すごとく半導体基板１の表面
に基板の導電型と異なる導電型の２つの拡散層ソ
ース２、ドレイン３が設けられ、ソース２とドレ
イン３との間の基板１の表面上に絶縁膜４、その
上に浮遊ゲート電極５、その上に絶縁膜６、さら
に制御電極７が設けられている構造であつた。制
御ゲート電極７に電圧VCGを印加することによ
り、制御ゲート電極７と浮遊ゲート電極５との間
の静電容量結合により浮遊ゲート電極５の電位を
制御し、このときのチヤネル８のコンダクタンス
を読む方式である。チヤネル８のコンダクタンス
は、制御ゲート電極の電圧VCG及び浮遊ゲート電
極５に蓄えられた電荷によつて決まるもので、
VCGを一定にすれば浮遊ゲート電極５の電荷のみ
で与えられる。この電荷の注入方式は、ソース
２、ドレイン３間の基板表面に反転層８を形成さ
せることの可能な電圧VCGを制御ゲート電極７に
印加すると共に、ドレイン３に基板１に対し逆方
向の電圧VDを、チヤネルがピンチオフするよう
に印加して、このピンチオフ点Ａ点近傍の電界に
よりチヤネル８を流れるキヤリアを加速させ、そ
の一部を浮遊ゲート電極５に注入するものであ
る。これはチヤネル注入方式と呼ばれているが、
この方式の欠点は、チヤネル電流に対する浮遊ゲ
ート電極に注入される電流の割合、注入効率が低
いために、ドレイン３に10V以上の高電圧を印加
し、チヤネル８に1mA程度の電流を流さなけれ
ば書込みができないことである。さらに第１図の
構造では、パンチスルーなどの問題により小面積
化が非常に困難である。
本発明は、上記２つの従来の不揮発性メモリの
欠点を克服し、書込み時のチヤネル電流を従来に
比して著しく低減することが可能とするものであ
る。さらに本発明による不揮発性メモリの構造
は、拡散層が一つであることから、小面積ですみ
高集積化が可能となる。
欠点を克服し、書込み時のチヤネル電流を従来に
比して著しく低減することが可能とするものであ
る。さらに本発明による不揮発性メモリの構造
は、拡散層が一つであることから、小面積ですみ
高集積化が可能となる。
次に本発明の実施例を図面に基づいて詳細に説
明する。本発明の基本構造である第１実施例の断
面図を第２図に示す。半導体基板１の表面に基板
導電型と異なる導電型の拡散層３が設けられてお
り、基板１及び拡散層２の表面上に第１絶縁膜
４、その上に浮遊ゲート電極５、第２絶縁膜６、
さらに制御ゲート７が設けられている。読み出し
は、制御ゲート電極７にある一定電圧VCGを印加
したときの、チヤネル９内でツエナー降伏により
発生するキヤリア量によつて行う。このときのキ
ヤリアの発生量は、浮遊ゲート電極５内に閉じ込
められている電荷により決定する。すなわち、チ
ヤネル９内の電界が弱く基板表面と基板内部との
ポテンシヤル差が小さくなるような電荷が浮遊ゲ
ート電極５内に閉じ込められている場合の方が、
閉じ込められていない場合よりも発生量は少な
い。
明する。本発明の基本構造である第１実施例の断
面図を第２図に示す。半導体基板１の表面に基板
導電型と異なる導電型の拡散層３が設けられてお
り、基板１及び拡散層２の表面上に第１絶縁膜
４、その上に浮遊ゲート電極５、第２絶縁膜６、
さらに制御ゲート７が設けられている。読み出し
は、制御ゲート電極７にある一定電圧VCGを印加
したときの、チヤネル９内でツエナー降伏により
発生するキヤリア量によつて行う。このときのキ
ヤリアの発生量は、浮遊ゲート電極５内に閉じ込
められている電荷により決定する。すなわち、チ
ヤネル９内の電界が弱く基板表面と基板内部との
ポテンシヤル差が小さくなるような電荷が浮遊ゲ
ート電極５内に閉じ込められている場合の方が、
閉じ込められていない場合よりも発生量は少な
い。
次に、書き込み方法の原理を説明する。制御ゲ
ート電極７と浮遊ゲート電極５とは強い静電容量
結合によりほぼ同電位になつていることが前程で
ある。制御ゲート電極７に基板１の表面が反転す
るような電圧VCGを印加し、拡散層３に基板１に
対し、拡散層３と基板１の接合部でアバランシエ
降伏をおこさない程度に十分低い逆方向の電圧
VDを印加する。この状態で基板１の表面には、
反転層及びバツクゲートによる空乏層（以下これ
らをまとめてチヤネル９と称す。）が形成される。
このときの第２図におけるＡ−A′線に沿つたポ
テンシヤル図を第３図に示す。第３図において、
チヤネル９の電界がツエナー降状するのに充分強
ければ、ツエナー降状により発生したキヤリアは
電界により加速され、幾度か衝突を繰り返しなが
ら第１絶縁膜４のポテンシヤル障壁を越えて通り
抜け第３図の矢印Ｂのごとく浮遊ゲート電極内に
注入される。それ故、チヤネル９の電界を強くす
るためには基板濃度を高くする必要がある。ま
た、これによるVCGの増大を抑えるため第１絶縁
膜の単位面積当りの静電容量を大きくすることが
望ましい。これらを実現するために、 （） 拡散層に隣接させて浮遊ゲート下の基板
表面全面に基板導電型と同じ導電型で基板より
濃度の高い拡散層を形成する。
ート電極７と浮遊ゲート電極５とは強い静電容量
結合によりほぼ同電位になつていることが前程で
ある。制御ゲート電極７に基板１の表面が反転す
るような電圧VCGを印加し、拡散層３に基板１に
対し、拡散層３と基板１の接合部でアバランシエ
降伏をおこさない程度に十分低い逆方向の電圧
VDを印加する。この状態で基板１の表面には、
反転層及びバツクゲートによる空乏層（以下これ
らをまとめてチヤネル９と称す。）が形成される。
このときの第２図におけるＡ−A′線に沿つたポ
テンシヤル図を第３図に示す。第３図において、
チヤネル９の電界がツエナー降状するのに充分強
ければ、ツエナー降状により発生したキヤリアは
電界により加速され、幾度か衝突を繰り返しなが
ら第１絶縁膜４のポテンシヤル障壁を越えて通り
抜け第３図の矢印Ｂのごとく浮遊ゲート電極内に
注入される。それ故、チヤネル９の電界を強くす
るためには基板濃度を高くする必要がある。ま
た、これによるVCGの増大を抑えるため第１絶縁
膜の単位面積当りの静電容量を大きくすることが
望ましい。これらを実現するために、 （） 拡散層に隣接させて浮遊ゲート下の基板
表面全面に基板導電型と同じ導電型で基板より
濃度の高い拡散層を形成する。
（） 浮遊ゲート下の基板表面近傍をイオン注
入により高濃度化する。
入により高濃度化する。
（） 第１絶縁膜４を薄くする。
（） 第１絶縁膜４の材料として誘電率の比較
的高い窒化ケイ素膜を選ぶ。
的高い窒化ケイ素膜を選ぶ。
などの対策が考えられる。
本発明の第１実施例は、複雑な積層構造になつ
ており、それ故に製造プロセスも複雑である。ま
た、ドレイン電圧VDと制御ゲート電極電圧VCGの
２種類の電源を必要とする。これらを改善した第
２実施例の断面図を第４図に示す。この構造にお
いて、拡散層２と浮遊ゲート電極５との重り合う
面積を大きくとり、第１絶縁膜を薄くすることに
よつて拡散層３と浮遊ゲート電極との間の容量結
合を強くして、拡散層３が制御ゲートを兼ねる、
即ち拡散層３の電圧VDがVCGの役割も同時に果た
すことが可能である。以上のように、第２実施例
では、制御ゲート電極は必要ではなく、また第２
絶縁膜も原理的には無くてもよい。第２実施例の
場合も、チヤネル９の電界を強くし、第１絶縁膜
４の静電容量を大きくするために、第１実施例と
同様の対策（前述の（）〜（））が有効であ
る。
ており、それ故に製造プロセスも複雑である。ま
た、ドレイン電圧VDと制御ゲート電極電圧VCGの
２種類の電源を必要とする。これらを改善した第
２実施例の断面図を第４図に示す。この構造にお
いて、拡散層２と浮遊ゲート電極５との重り合う
面積を大きくとり、第１絶縁膜を薄くすることに
よつて拡散層３と浮遊ゲート電極との間の容量結
合を強くして、拡散層３が制御ゲートを兼ねる、
即ち拡散層３の電圧VDがVCGの役割も同時に果た
すことが可能である。以上のように、第２実施例
では、制御ゲート電極は必要ではなく、また第２
絶縁膜も原理的には無くてもよい。第２実施例の
場合も、チヤネル９の電界を強くし、第１絶縁膜
４の静電容量を大きくするために、第１実施例と
同様の対策（前述の（）〜（））が有効であ
る。
以上、本発明による半導体不揮発性メモリは、
従来のものに比べ、書き込み時の電流が非常に小
さく、また従来よりも小面積であることから、日
日進歩して行く半導体不揮発性メモリの高集積化
に最も適したメモリの一つである。また、ドレイ
ンと基板との接合部でアバランシエ降伏をおこさ
せて、このアバランシエ降伏によつて生じたホツ
トエレクトロンの一部を浮遊ゲート電極に注入す
る方式に比べても、アバランシエの線注入（上方
から平面的に見た場合、線の部分にエレクトロン
が流れる）に比べ、面注入であることから、注入
効率がよく、絶縁膜も劣化しにくい。また書き込
み電流も少ないので、発熱による破壊もおこりに
くいという効果がある。
従来のものに比べ、書き込み時の電流が非常に小
さく、また従来よりも小面積であることから、日
日進歩して行く半導体不揮発性メモリの高集積化
に最も適したメモリの一つである。また、ドレイ
ンと基板との接合部でアバランシエ降伏をおこさ
せて、このアバランシエ降伏によつて生じたホツ
トエレクトロンの一部を浮遊ゲート電極に注入す
る方式に比べても、アバランシエの線注入（上方
から平面的に見た場合、線の部分にエレクトロン
が流れる）に比べ、面注入であることから、注入
効率がよく、絶縁膜も劣化しにくい。また書き込
み電流も少ないので、発熱による破壊もおこりに
くいという効果がある。
第１図は代表的な従来の半導体不揮発性メモリ
の断面図、第２図は本発明による第１の実施例の
半導体不揮発性メモリの断面図、第３図は第２図
に示す半導体不揮発性メモリの原理を示すポテン
シヤル図、第４図は本発明による第２の実施例の
断面図である。 １……半導体基板、２……ソース、３……ドレ
イン、基板と異導電型の拡散層、４……第１絶縁
膜、５……浮遊ゲート電極、６……第２絶縁膜、
７……制御ゲート電極、８，９……チヤネル。
の断面図、第２図は本発明による第１の実施例の
半導体不揮発性メモリの断面図、第３図は第２図
に示す半導体不揮発性メモリの原理を示すポテン
シヤル図、第４図は本発明による第２の実施例の
断面図である。 １……半導体基板、２……ソース、３……ドレ
イン、基板と異導電型の拡散層、４……第１絶縁
膜、５……浮遊ゲート電極、６……第２絶縁膜、
７……制御ゲート電極、８，９……チヤネル。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板の表面部分に設けられ
た第１導電型と異なる第２導電型の第１の拡散層
と、前記半導体基板表面と前記拡散層表面との上
に設けられた第１絶縁膜と、前記第１絶縁膜上に
設けられた浮遊ゲート電極と、前記浮遊ゲート電
極上に設けられた第２絶縁膜と、前記第２絶縁膜
上に設けられた制御ゲート電極と、前記第１の拡
散層に隣接する前記浮遊ゲート電極下の基板表面
全面に形成された前記半導体基板と同じ第１導電
型で半導体基板より濃度の高い第２の拡散層とか
らなり、前記制御電極に第１の電圧を印加し基板
表面に反転層及び空乏層を形成すると共に前記第
１の拡散層に前記半導体基板に対し前記第１の拡
散層と前記半導体基板接合部でアバランシエ降伏
を起こさない程度に十分低い逆方向の第２の電圧
を印加することにより、前記浮遊ゲート電極下の
第２の拡散層全面に形成された空乏層の電界によ
り基板から浮遊ゲート電極に向かう方向にツエナ
ー降伏でキヤリアを発生させて、前記空乏層のポ
テンシヤル差を、前記キヤリアが前記第１の絶縁
膜のポテンシヤル障壁を越えて前記浮遊ゲート電
極内に注入されるように充分大きくし前記浮遊ゲ
ート電極内にキヤリアを注入するようにしたこと
を特徴とする半導体不揮発性メモリ。 ２ 前記半導体基板表面と前記拡散層表面との上
に設けられた前記第１絶縁膜と、前記第１絶縁膜
上に設けられた前記浮遊ゲート電極とから成り、
前記拡散層と前記浮遊ゲート電極との間の静電容
量接合を大きくすることにより、前記拡散層が前
記制御ゲート電極を兼ねることを特徴とする特許
請求の範囲第１項記載の半導体不揮発性メモリ。 ３ 前記制御ゲート電極に第３の電圧を印加する
ことにより、前記浮遊ゲート内の電荷量を前記ツ
エナー降伏により発生するキヤリアの量として検
出することを特徴とする特許請求の範囲第１項ま
たは第２項記載の半導体不揮発性メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021177A JPS59147461A (ja) | 1983-02-10 | 1983-02-10 | 半導体不揮発性メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021177A JPS59147461A (ja) | 1983-02-10 | 1983-02-10 | 半導体不揮発性メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59147461A JPS59147461A (ja) | 1984-08-23 |
| JPH0586675B2 true JPH0586675B2 (ja) | 1993-12-13 |
Family
ID=12047647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021177A Granted JPS59147461A (ja) | 1983-02-10 | 1983-02-10 | 半導体不揮発性メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59147461A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7154779B2 (en) * | 2004-01-21 | 2006-12-26 | Sandisk Corporation | Non-volatile memory cell using high-k material inter-gate programming |
| JP6206546B1 (ja) * | 2016-06-23 | 2017-10-04 | 株式会社明電舎 | 電界放射装置および改質処理方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52142980A (en) * | 1976-05-25 | 1977-11-29 | Toshiba Corp | Non-volatile semiconductor memory |
| JPS57107076A (en) * | 1980-12-25 | 1982-07-03 | Fujitsu Ltd | Non-volatile semiconductor memory unit |
-
1983
- 1983-02-10 JP JP58021177A patent/JPS59147461A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59147461A (ja) | 1984-08-23 |
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