JPS6122500A - Ｉｃ試験装置 - Google Patents
Ｉｃ試験装置Info
- Publication number
- JPS6122500A JPS6122500A JP59141677A JP14167784A JPS6122500A JP S6122500 A JPS6122500 A JP S6122500A JP 59141677 A JP59141677 A JP 59141677A JP 14167784 A JP14167784 A JP 14167784A JP S6122500 A JPS6122500 A JP S6122500A
- Authority
- JP
- Japan
- Prior art keywords
- output
- access time
- test
- logic
- under test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は半導体メモリのようなＩＣ＝２試験するＩＣ
試験装置に関する。
試験装置に関する。
「発明の背景」
ＩＣ化されたメモリ例えばＲＡＭ 、ＲＯＭ 、Ｅｌ）
ｌ（、ＯＭのようなメモリはアドレスを与えてから読
出信号が得られるまでの時間、いわゆるアクセスタイム
が短かい方が優れている。同一品種のメモリでも製造工
程のわずかなバラクタ等によりアクセスタイムに差が生
じる。このため従来よりアクセスタイムの違いによって
製品を分類し製品に等縁付けすることを行なっている。
ｌ（、ＯＭのようなメモリはアドレスを与えてから読
出信号が得られるまでの時間、いわゆるアクセスタイム
が短かい方が優れている。同一品種のメモリでも製造工
程のわずかなバラクタ等によりアクセスタイムに差が生
じる。このため従来よりアクセスタイムの違いによって
製品を分類し製品に等縁付けすることを行なっている。
この発明はアクセスタイムの違いによって製品を等部分
けする部分の改良に関するものである。
けする部分の改良に関するものである。
「従来技術」
第３図に従来のＩＣ試験装置を示す。図中ＩＦｉ被試験
ＩＣ・を示す。この例では被試験ＩＣとして１（、Ａ
Ｍの場合を例示して説明する。被試験ＩＣＩにはパター
ン発生器２人からパターン信号を与え、被試験ＩＣ１に
パターン信号を書込む動作と読出す動作を行なわせる。
ＩＣ・を示す。この例では被試験ＩＣとして１（、Ａ
Ｍの場合を例示して説明する。被試験ＩＣＩにはパター
ン発生器２人からパターン信号を与え、被試験ＩＣ１に
パターン信号を書込む動作と読出す動作を行なわせる。
３は論理比較器を示す。この論理比較器３は被試験ＩＣ
Ｉの応答出力と期待値パターン発生器２Ｂから出力され
る期待値パターン信号とを比較し、一致不一致を検出す
る回路である。図には被試験ＩＣＩの一つの端子に関す
る部分だけを示している。
Ｉの応答出力と期待値パターン発生器２Ｂから出力され
る期待値パターン信号とを比較し、一致不一致を検出す
る回路である。図には被試験ＩＣＩの一つの端子に関す
る部分だけを示している。
論理比較器３は入力部分に被試験ＩＣＩの応答出力が正
規の電圧レベルｖＯＨとＶＯＬｉ持つＨ論理信号とＬ論
理信号を出力しているか否かを判定するレベル判定器３
Ａ、３Ｂ６有し、このレベル判定器３Ａ、３Ｂによって
正規の電圧レベル■ＯＨとＶＯＬ−ｉ持つＨ論理信号と
Ｌ論理信号を出力していることを判定し、その判定出力
をマルチプレクサ３Ｃに与える。
規の電圧レベルｖＯＨとＶＯＬｉ持つＨ論理信号とＬ論
理信号を出力しているか否かを判定するレベル判定器３
Ａ、３Ｂ６有し、このレベル判定器３Ａ、３Ｂによって
正規の電圧レベル■ＯＨとＶＯＬ−ｉ持つＨ論理信号と
Ｌ論理信号を出力していることを判定し、その判定出力
をマルチプレクサ３Ｃに与える。
マルチプレクサ３Ｃの入力端子ＡとＢにレベル判定器３
Ａと３Ｂの判定出力を与え、端子Ｓに期待値パターン発
生器２Ｂから期待値パターンを与える。マルチプレクサ
３Ｃは期待値パターンがＨ論理のとき入力端子Ａに入力
された信号を出力端子Ｃに出力し、期待値パターンがＬ
論理のとき、入力端子Ｂに入力された信号を出力端子Ｃ
に出力する。マルチプレクサ３Ｃの出力は例えば排他的
論理和回路によって構成した一致検出器３Ｄの一方の入
力端子に与える。この一致検出器３Ｄの他方の入力端子
には期待値パターンを与える。従って期待値パターンが
Ｈ論理のとき一致検出器３Ｄはレベル判定器３Ａの出力
と期待値、Ｓターンとを比較し、期待１直パターンがＬ
論理のときレベル判定器３Ｂの出力と期待値パターンと
を比較する。
Ａと３Ｂの判定出力を与え、端子Ｓに期待値パターン発
生器２Ｂから期待値パターンを与える。マルチプレクサ
３Ｃは期待値パターンがＨ論理のとき入力端子Ａに入力
された信号を出力端子Ｃに出力し、期待値パターンがＬ
論理のとき、入力端子Ｂに入力された信号を出力端子Ｃ
に出力する。マルチプレクサ３Ｃの出力は例えば排他的
論理和回路によって構成した一致検出器３Ｄの一方の入
力端子に与える。この一致検出器３Ｄの他方の入力端子
には期待値パターンを与える。従って期待値パターンが
Ｈ論理のとき一致検出器３Ｄはレベル判定器３Ａの出力
と期待値、Ｓターンとを比較し、期待１直パターンがＬ
論理のときレベル判定器３Ｂの出力と期待値パターンと
を比較する。
一致検出回路３Ｄの出力はこの例では反転出力端”子か
ら取り出し、期待値パターンと被試験ＩＣＩの応答出力
が一致したときＨ論理を出力するように構成した場合を
示す。従って一致検出回路３ＤからＩ−１論理が出力さ
れたとき良、Ｌ論理が出力されたとき不良と判定する。
ら取り出し、期待値パターンと被試験ＩＣＩの応答出力
が一致したときＨ論理を出力するように構成した場合を
示す。従って一致検出回路３ＤからＩ−１論理が出力さ
れたとき良、Ｌ論理が出力されたとき不良と判定する。
一致検出回路３Ｄの出力は記憶手段４に与える。
記憶手段４は二つのＤ形フリップフロップ４Ａ。
４Ｂを縦続接続して構成することができる。前段の１）
形フリップフロップ４Ａのデータ入力端子りに一致検出
器３Ｄの出力を与えると共にクロック端子ＣＫにストロ
ーブパルス発生器２Ｃからストローブパルスを与える。
形フリップフロップ４Ａのデータ入力端子りに一致検出
器３Ｄの出力を与えると共にクロック端子ＣＫにストロ
ーブパルス発生器２Ｃからストローブパルスを与える。
５ばこのストローブパルスを遅延させる遅延回路を示す
。この遅延回路５の遅延時間は論理比較器３における遅
延時間に等しく選定する。
。この遅延回路５の遅延時間は論理比較器３における遅
延時間に等しく選定する。
前段に配置したＤ形フリップフロップ４Ａの出力は次段
に配置したＤ形フリップフロップ４Ｂのクロック端子Ｃ
Ｋに与える。次段のＤ形フリップフロップ４Ｂのデータ
入力端子りにはＨ論理信号を与えておき前段のフリップ
フロップ４Ａの出力がＨ論理に反転したときＨ論理を読
込む動作を行なう。
に配置したＤ形フリップフロップ４Ｂのクロック端子Ｃ
Ｋに与える。次段のＤ形フリップフロップ４Ｂのデータ
入力端子りにはＨ論理信号を与えておき前段のフリップ
フロップ４Ａの出力がＨ論理に反転したときＨ論理を読
込む動作を行なう。
艷憶手段４に記憶した判定結果は読込ゲート６を通じて
アクセスタイム判定手段７に入力される。
アクセスタイム判定手段７に入力される。
「従来技術の動作」
第３図に示す回路において被試験ＩＣＩのアクセスタイ
ムの違いを判別する動作について説明する。第４図Ａに
被試験ＩＣに与えるアドレス信号を、同図Ｂは被試験■
Ｃ１の読出出力を示す。この例ではアドレス信号ＡＤＲ
ｉ与え始めた時点から時間ｔが経過した時点で被試験Ｉ
ＣＩから読出信号Ｍが読み出された場合を示す。つまり
アクセスタイムがｔの場合を示す。
ムの違いを判別する動作について説明する。第４図Ａに
被試験ＩＣに与えるアドレス信号を、同図Ｂは被試験■
Ｃ１の読出出力を示す。この例ではアドレス信号ＡＤＲ
ｉ与え始めた時点から時間ｔが経過した時点で被試験Ｉ
ＣＩから読出信号Ｍが読み出された場合を示す。つまり
アクセスタイムがｔの場合を示す。
ここで第１回目の試験ではストローブノくルス発生器２
Ｃから第４図Ｃに示すタイミングτ１だけ遅れだストロ
ーブパルスＳＴＢ、を出力させ、このストローブパルス
５ＴＢＩによって記憶手段４に論理比較器３の比較結果
を読込ませる。この例でにτ１＜ｔであるから不良と判
定される。
Ｃから第４図Ｃに示すタイミングτ１だけ遅れだストロ
ーブパルスＳＴＢ、を出力させ、このストローブパルス
５ＴＢＩによって記憶手段４に論理比較器３の比較結果
を読込ませる。この例でにτ１＜ｔであるから不良と判
定される。
次に２回目の試験では遅延時間がτ２に選定されたスト
ローブパルス５ＴＢ２によって試験を行なう。図の例で
はτ２ ＞ ｔであるから記憶手段４ニストロープパル
ス５ＴＢ２が与えられる時点では論理比較器３は被試験
■Ｃ１の応答信号Ｍを出力している。よって記憶手段４
はＨ論理を取込み良と判定する。このときアクセスタイ
ム判定手段７は被試験ＩＣＩのアクセスタイムの等級を
２等級と判定する・ このようにして従来はストローブ／クルレスの遅延時間
をτｌ〜τ４に順次変化させて試験を行ないストローブ
パルス５ＴＢ４によって良と判定されない素子を最終的
に不良と判定し、被試験ＩＣのアクセスタイム別に１等
級から４等級に等級分けを行なっている。
ローブパルス５ＴＢ２によって試験を行なう。図の例で
はτ２ ＞ ｔであるから記憶手段４ニストロープパル
ス５ＴＢ２が与えられる時点では論理比較器３は被試験
■Ｃ１の応答信号Ｍを出力している。よって記憶手段４
はＨ論理を取込み良と判定する。このときアクセスタイ
ム判定手段７は被試験ＩＣＩのアクセスタイムの等級を
２等級と判定する・ このようにして従来はストローブ／クルレスの遅延時間
をτｌ〜τ４に順次変化させて試験を行ないストローブ
パルス５ＴＢ４によって良と判定されない素子を最終的
に不良と判定し、被試験ＩＣのアクセスタイム別に１等
級から４等級に等級分けを行なっている。
「発明が解決しようとする問題点」
上述したように従来は被試験ＩＣＩのアクセスタイム別
の等級分けを行なう方法として一つのストローブパルス
ＳＴＢの遅延時間を順次ずらして試験する方法であるた
めアクセスタイムを例えば上記したように４等級に分け
る場合は試験を４回行なわなくてはならない。このため
に−回に例えば１０００個のＩＣを試験するものとする
と延べで４０００個分のＩＣを試験しなければならなく
なる。この結果試験に要する時間が長くなり多量にＩＣ
を試験しなければならない要求に対して障害となってい
る。
の等級分けを行なう方法として一つのストローブパルス
ＳＴＢの遅延時間を順次ずらして試験する方法であるた
めアクセスタイムを例えば上記したように４等級に分け
る場合は試験を４回行なわなくてはならない。このため
に−回に例えば１０００個のＩＣを試験するものとする
と延べで４０００個分のＩＣを試験しなければならなく
なる。この結果試験に要する時間が長くなり多量にＩＣ
を試験しなければならない要求に対して障害となってい
る。
「問題点を解決するための手段」
この発明では論理比較器３の比較結果を取込む記憶手段
を複数設け、この複数の記憶手段に遅延時間が異なるス
トローブパルスを与え、どのストローブパルスによって
良を取込んだかを判定することにより被試験ＩＣのアク
セスタイムの等級分けを行なうように構成したものであ
る。
を複数設け、この複数の記憶手段に遅延時間が異なるス
トローブパルスを与え、どのストローブパルスによって
良を取込んだかを判定することにより被試験ＩＣのアク
セスタイムの等級分けを行なうように構成したものであ
る。
従ってこの発明によれば一度に複数の等級分けを行なう
ことができ試験の回数を少なくすることができる。
ことができ試験の回数を少なくすることができる。
「発明の実施例」
第１図にこの発明の一実施例を示す。第１図において１
は被試験ＩＣ１２人はパターン発生器、２Ｂは期待値パ
ターン発生器、２Ｃはストローブパルス発生器、３は論
理比較器、６は読込ゲート、７は等級判定手段を示して
いることは従来と同じである。
は被試験ＩＣ１２人はパターン発生器、２Ｂは期待値パ
ターン発生器、２Ｃはストローブパルス発生器、３は論
理比較器、６は読込ゲート、７は等級判定手段を示して
いることは従来と同じである。
この発明においては論理比較器３の出力側に複数の記憶
手段を設けた構造を特徴とするものである。この例では
二つの記憶手段４１と４２を設けた場合を示す。二つの
記憶手段４１と４２には１回目の試験では遅延時間が第
２図ＣとＤに示すτｌとτ２のストローブパルス５ＴＢ
１ と５ＴＢ２を与える。２回目の試験では第２図Ｅと
Ｆに示す遅延時間τ３とて４を持つストローブパルス５
ＴＢ１／と５ＴＢ２′を与える。
手段を設けた構造を特徴とするものである。この例では
二つの記憶手段４１と４２を設けた場合を示す。二つの
記憶手段４１と４２には１回目の試験では遅延時間が第
２図ＣとＤに示すτｌとτ２のストローブパルス５ＴＢ
１ と５ＴＢ２を与える。２回目の試験では第２図Ｅと
Ｆに示す遅延時間τ３とて４を持つストローブパルス５
ＴＢ１／と５ＴＢ２′を与える。
「発明の動作」
この結果この発明によるＩＣ試験装置によれば１回目の
試験で被試験ＩＣＩのアクセスタイムｔはｔくτ１とτ
１＜ｔ〈τ２と、ｔ〉τ２の三つの等級分けを行なうこ
とができる。
試験で被試験ＩＣＩのアクセスタイムｔはｔくτ１とτ
１＜ｔ〈τ２と、ｔ〉τ２の三つの等級分けを行なうこ
とができる。
１回目の試験結果がｔ〈τ】とτ１〈ｔ〈τ２に判定し
た場合はその素子は等級が決定されるから次回の試験対
称から外される。
た場合はその素子は等級が決定されるから次回の試験対
称から外される。
二回目の試験ではストローブパルスの遅延時間を第２図
ＥとＦに示すようにて３とτ４を持つストローブパルス
ＳＴＢ、’、５ＴＢ２’にし、１回目の試験と２回目の
試験でｔくτ１ 、τ＋＜１＜τ２゜τ２くｔ〈τ３．
τ３くｔ〈τ４．ｔ〉τ４の５等級に分類する。
ＥとＦに示すようにて３とτ４を持つストローブパルス
ＳＴＢ、’、５ＴＢ２’にし、１回目の試験と２回目の
試験でｔくτ１ 、τ＋＜１＜τ２゜τ２くｔ〈τ３．
τ３くｔ〈τ４．ｔ〉τ４の５等級に分類する。
この分類はアクセスタイム判定手段７によって行なわれ
る。アクセスタイム判定手段７は読込ゲート６Ａと６Ｂ
の出力が第１回目の試験のとき６Ａと６Ｂが共にＨ論理
であればそのときの被試験ＩＣ１のアクセスタイムｔは
ｔくτｌであり１等級に分類する。
る。アクセスタイム判定手段７は読込ゲート６Ａと６Ｂ
の出力が第１回目の試験のとき６Ａと６Ｂが共にＨ論理
であればそのときの被試験ＩＣ１のアクセスタイムｔは
ｔくτｌであり１等級に分類する。
７１：た１回目の試験で読込ゲート６ＡがＬ論理を出力
し、読込ゲート６ＢがＨ論理名ト曇幕ｉを出力した場合
はアクセスタイムｔＨτ１〈ｔくτ２であり判定手段７
は２等級と判定する。また１回目の試験で読込ゲー）６
Ａと６Ｂの双方がＬ論理全出力した場合はアクセスタイ
ムｔはｔ〉τ２に分類され次の試験に回わされる。
し、読込ゲート６ＢがＨ論理名ト曇幕ｉを出力した場合
はアクセスタイムｔＨτ１〈ｔくτ２であり判定手段７
は２等級と判定する。また１回目の試験で読込ゲー）６
Ａと６Ｂの双方がＬ論理全出力した場合はアクセスタイ
ムｔはｔ〉τ２に分類され次の試験に回わされる。
２回目の試験は１回目の試験で等級が決定されなかった
ＩＣだけを試験する。つまり２回目の試験において読込
ゲート６Ａと６Ｂが共にＨ論理を出力した場合はアクセ
スタイムｔはτ２〈ｔ〈τ３に分類し、３等級と判定す
る。また読込ゲート６ＡがＬ論理を出力し、６ＢがＨ論
理を出力した場合はアクセスタイムｔはτ３〈ｔくτ４
に分類し、４等級と判定する。２回目の試験において読
込ゲ・−ト５ Ａと６Ｂが共にＬ論理を出力した場合は
アクセスタイムｔはｔ〉τ４と判定し不良と判定する。
ＩＣだけを試験する。つまり２回目の試験において読込
ゲート６Ａと６Ｂが共にＨ論理を出力した場合はアクセ
スタイムｔはτ２〈ｔ〈τ３に分類し、３等級と判定す
る。また読込ゲート６ＡがＬ論理を出力し、６ＢがＨ論
理を出力した場合はアクセスタイムｔはτ３〈ｔくτ４
に分類し、４等級と判定する。２回目の試験において読
込ゲ・−ト５ Ａと６Ｂが共にＬ論理を出力した場合は
アクセスタイムｔはｔ〉τ４と判定し不良と判定する。
「発明の効果」
以上説明したようにこの発明によれば一度に複数のアク
セスタイムの等級分けを行なうことができるから、短時
間に多くのＩＣを試験することができる効果が得られる
。
セスタイムの等級分けを行なうことができるから、短時
間に多くのＩＣを試験することができる効果が得られる
。
「発明の変形実施例」
第１図では記憶手段を二つ設けた場合を説明したが、２
個以上の記憶手段を設けてもよい。例えば４個の記憶手
段を設けることにより一度に４つの等級分けを行なうこ
とができる。
個以上の記憶手段を設けてもよい。例えば４個の記憶手
段を設けることにより一度に４つの等級分けを行なうこ
とができる。
また上述では被試験ＩＣとしてＲＡＭを例示して説明し
たがＲＯＭ 、ＥＰＲＯＭ等の他のＩＣメモリを試験す
ることもできる。
たがＲＯＭ 、ＥＰＲＯＭ等の他のＩＣメモリを試験す
ることもできる。
第１図はこの発明の一実施例を説明するだめのブロック
図、第２図はこの発明によるＩＣ試験装置の動作を説明
するための波形図、第３図は従来のＩＣ試験装置を説明
するだめのブロック図、第４図は従来のＩＣ試験装置の
動作を説明するための波形図である。 １：被試験ＩＣ１２人：パターン発生器、２Ｂ＝期待値
パターン発生器、２Ｃニストロ一プパルス発生器、３：
論理比較器、４１，４２：記憶手段、５：遅延回路、６
Ａ、６Ｂ：読込ゲート、７：アクセスタイム判定手段。
図、第２図はこの発明によるＩＣ試験装置の動作を説明
するための波形図、第３図は従来のＩＣ試験装置を説明
するだめのブロック図、第４図は従来のＩＣ試験装置の
動作を説明するための波形図である。 １：被試験ＩＣ１２人：パターン発生器、２Ｂ＝期待値
パターン発生器、２Ｃニストロ一プパルス発生器、３：
論理比較器、４１，４２：記憶手段、５：遅延回路、６
Ａ、６Ｂ：読込ゲート、７：アクセスタイム判定手段。
Claims (1)
- （１）Ａ、被試験ＩＣにパターン信号を与えるパターン
発生器と、 Ｂ、被試験ＩＣの応答出力に対応する期待値パターン信
号を発生する期待値パターン発生器と、 Ｃ、被試験ＩＣの応答出力と期待値パターン信号とを比
較する論理比較器と、 Ｄ、この論理比較器の比較結果を異なるタイミングで取
込む複数の記憶手段と、 Ｅ、この複数の記憶手段の記憶結果から被試験ＩＣのア
クセスタイムの判別を行なうアクセスタイム判定手段と
、 から成るＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59141677A JPS6122500A (ja) | 1984-07-09 | 1984-07-09 | Ｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59141677A JPS6122500A (ja) | 1984-07-09 | 1984-07-09 | Ｉｃ試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6122500A true JPS6122500A (ja) | 1986-01-31 |
| JPH0325880B2 JPH0325880B2 (ja) | 1991-04-09 |
Family
ID=15297630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59141677A Granted JPS6122500A (ja) | 1984-07-09 | 1984-07-09 | Ｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122500A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378400A (ja) * | 1986-09-19 | 1988-04-08 | Fujitsu Ltd | Ｒａｍ試験方式 |
| JPH0210278A (ja) * | 1988-03-17 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | マクロのアクセス時間をテストするための装置と方法 |
| JP2001356153A (ja) * | 2000-06-14 | 2001-12-26 | Advantest Corp | 半導体デバイス試験方法・半導体デバイス試験装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124100A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | アクセスタイム測定装置 |
-
1984
- 1984-07-09 JP JP59141677A patent/JPS6122500A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59124100A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | アクセスタイム測定装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6378400A (ja) * | 1986-09-19 | 1988-04-08 | Fujitsu Ltd | Ｒａｍ試験方式 |
| JPH0210278A (ja) * | 1988-03-17 | 1990-01-16 | Internatl Business Mach Corp <Ibm> | マクロのアクセス時間をテストするための装置と方法 |
| JP2001356153A (ja) * | 2000-06-14 | 2001-12-26 | Advantest Corp | 半導体デバイス試験方法・半導体デバイス試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0325880B2 (ja) | 1991-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4555663A (en) | Test pattern generating apparatus | |
| US7002334B2 (en) | Jitter measuring apparatus and a testing apparatus | |
| JP2604606B2 (ja) | 回路試験装置 | |
| EP0918227B1 (en) | Automatic circuit tester having a waveform acquisition mode of operation | |
| US6865698B2 (en) | Method and apparatus for testing semiconductor devices | |
| US7260493B2 (en) | Testing a device under test by sampling its clock and data signal | |
| JPS6122500A (ja) | Ｉｃ試験装置 | |
| JP2985056B2 (ja) | Ｉｃ試験装置 | |
| JP3378647B2 (ja) | 半導体試験装置の論理比較回路 | |
| US6768954B2 (en) | Jitter quantity calculator and tester | |
| JP2002202350A (ja) | 半導体試験装置 | |
| JP2000090693A (ja) | メモリ試験装置 | |
| JP3934384B2 (ja) | 半導体デバイス試験装置 | |
| JP2620072B2 (ja) | 論理回路試験装置 | |
| JP2651178B2 (ja) | Ｉｃカード試験装置 | |
| JP2769588B2 (ja) | Ｉｃ試験装置内のデータ出力タイミング同期方式 | |
| JPH04323579A (ja) | メモリ搭載パッケージの検査装置 | |
| JP3340459B2 (ja) | 信号判定装置及び信号判定方法 | |
| JPH0587888A (ja) | 集積回路の検査装置 | |
| JP2002062322A (ja) | パルス信号検査装置 | |
| JPH0293383A (ja) | パターン発生器 | |
| JPH0520897A (ja) | メモリ集積回路の検査装置 | |
| JPS62293600A (ja) | Ｐｒｏｍ検査装置 | |
| JPH05273308A (ja) | Ｉｃ試験装置のタイミング発生装置 | |
| JPS59152598A (ja) | 試験結果の取込み装置 |