JPH0588603A

JPH0588603A - 集中制御装置

Info

Publication number: JPH0588603A
Application number: JP25137191A
Authority: JP
Inventors: Hideaki Okude; 英明奥出
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1991-09-30
Filing date: 1991-09-30
Publication date: 1993-04-09

Abstract

(57)【要約】【目的】主制御装置と端末装置間で通信を行う際に、
主制御装置の制御手段の通信のための負担を軽くする。【構成】主制御装置１１と複数の端末装置７との間
で、データの送受を行う際に、主制御装置１１の制御手
段１２から複数の端末装置７にデータを送信する場合に
は、一旦、送信用メモリ１３にデータを書き込んだ後、
書き込まれたデータを送信用タイミングコントローラ１
４の制御により読みだして端末装置７に送出するように
する。一方、複数の端末装置７からデータを取り込む場
合には、一旦、受信用メモリ１５にデータを書き込んだ
後、受信用タイミングコントローラ１６の制御により受
信用メモリ１５に書き込まれたデータを読みだして主制
御装置１１の制御手段１２に取り込むようにしている。
このため、端末装置７との通信のための制御手段１２の
負担が比較的に軽くなる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば、１台の親機と
複数台の子機とから構成される集団語学学習方式、いわ
ゆるＬＬ（Language Laboratory)システム等の学習装置
に適用して好適な集中制御装置に関する。

【０００２】

【従来の技術】従来のＬＬシステムでは、生徒人数分の
教材複製テープが、生徒毎に配置されたＬＬ用テープレ
コーダにより、各人のペースで再生されて、英会話等の
語学練習を行うようになっていた。しかし、このような
ＬＬシステムでは、生徒人数分のＬＬ用テープレコーダ
が必要となり、ＬＬシステムの規模の増大に比例して費
用が大きくなるという問題があった。

【０００３】また、テープレコーダによる記録再生動作
は、基本的に磁気テープに即して行われるいわゆる順次
動作であり、生徒が任意に教材の特定部分を選択して練
習しようとした場合には、テープ頭だしのための巻戻
し、早送りに時間がかかり学習以外の無駄な時間が発生
するという問題もあった。

【０００４】これらの問題を解決するために本出願人
は、特開昭５９−１２９８８９号公報に公表された技術
を提案している。

【０００５】この技術では、ＬＬシステムが親機と子機
とに分けられており、親機には教材記憶用のランダムア
クセスメモリが配され、子機には、Ｄ／Ａ変換器とこの
Ｄ／Ａ変換器に接続されたヘッドホン並びにＰＬＡＹ，
リピートおよびＳＴＯＰ等の操作ボタンが配されてい
る。また、親機と子機とは通信線により接続されてい
る。使用に際しては、各生徒の子機の操作ボタンの操作
に応じて上記ランダムアクセスメモリに記憶された教材
としての音声情報が時分割多重技術により読みだされ、
読みだされた音声情報が上記子機のＤ／Ａ変換器，ヘッ
ドホンを通じて音声に変換されるようにしたものであ
る。

【０００６】この技術によれば、各生徒が自己のペース
で語学学習を即時に練習できるようになることはもとよ
り、全生徒が一斉に練習したりすることもできる。ま
た、テープレコーダを使用する必要がなくなるので、Ｌ
Ｌシステムの規模が拡大されても、費用が比例的には大
きくならないという効果を有する。

【０００７】

【発明が解決しようとする課題】ところで、このように
親機と子機とが通信線で接続されたＬＬシステム等に適
用される集中制御装置では、図４に示すように、親機と
しての主制御装置１に、ＣＰＵ２と、ＲＡＭ３と、これ
らＣＰＵ１とＲＡＭ３とにバス４を通じて接続されるシ
リアルインタフェース（以下、ＳＩＯという）５と、こ
のＳＩＯ５に接続される切換回路６とが配されている。
そして、この切換回路６と端末装置としての各子機７が
接続されている。

【０００８】図４例においては、主制御装置１のＣＰＵ
２が直接ＳＩＯ５を制御して各子機７との通信を行うよ
うになっている。すなわち、各子機７からのデータ要求
を表すシリアルデータを切換回路６およびＳＩＯ５を通
じてパラレルデータに変換してＲＡＭ３に取り込み、一
方、このデータ要求に応じたパラレルデータをＲＡＭ３
から読みだしてＳＩＯ５に供給し、ＳＩＯ５でパラレル
データをシリアルデータに変換した後、切換回路６を通
じて子機７に送出するようになっている。

【０００９】しかしながら、このような従来の技術によ
る集中制御装置では、ＣＰＵ２がＳＩＯ５等を直接制御
して多数の子機７と通信を行なうようにしているために
ＣＰＵ２の通信のための負担が過大となり、子機７との
データの送受に要する通信時間が比較的に長くなるとい
う問題があった。

【００１０】本発明はこのような課題に鑑みてなされた
ものであり、端末装置との通信のための制御手段の負担
が比較的に軽くなり、また、端末装置とのデータの送受
に要する通信時間が比較的に短くなる集中制御装置を提
供することを目的とする。

【００１１】

【課題を解決するための手段】本発明集中制御装置は、
例えば、図１に示すように、複数の端末装置７と、この
複数の端末装置７とデータの送受を行う主制御装置１１
とを備える集中制御装置において、上記主制御装置１１
は、送信用メモリ１３と、この送信用メモリ１３の読み
だし書き込みのタイミングを制御する送信用タイミング
コントローラ１４と、受信用メモリ１５と、この受信用
メモリ１５の読みだし書き込みのタイミングを制御する
受信用タイミングコントローラ１６と、送信用メモリ１
３，送信用タイミングコントローラ１４，受信用メモリ
１５および受信用タイミングコントローラ１６とに接続
される制御手段１２とを備え、主制御装置１１と複数の
端末装置７との間で、データの送受を行う際に、主制御
装置１１の制御手段１２から複数の端末装置７にデータ
を送信する場合には、一旦、送信用メモリ１３に書き込
んだ後、送信用タイミングコントローラ１４の制御によ
り読みだして端末装置７に送出するようにし、複数の端
末装置７からデータを取り込む場合には、一旦、受信用
メモリ１５にデータを書き込んだ後、受信用タイミング
コントローラ１６の制御により読みだして主制御装置１
１の制御手段１２に取り込むようにしたものである。

【００１２】

【作用】本発明集中制御装置によれば、主制御装置１１
と複数の端末装置７との間で、データの送受を行う際
に、主制御装置１１の制御手段１２から複数の端末装置
７にデータを送信する場合には、一旦、送信用メモリ１
３にデータを書き込んだ後、書き込まれたデータを送信
用タイミングコントローラ１４の制御により読みだして
端末装置７に送出するようにしている。一方、複数の端
末装置７からデータを取り込む場合には、一旦、受信用
メモリ１５にデータを書き込んだ後、受信用タイミング
コントローラ１６の制御により受信用メモリ１５に書き
込まれたデータを読みだして主制御装置１１の制御手段
１２に取り込むようにしている。このため、端末装置７
との通信のための制御手段１２の負担が比較的に軽くな
る。

【００１３】

【実施例】以下、本発明集中制御装置の一実施例につい
て図面を参照して説明する。なお、以下に参照する図面
において、上記した図４に示したものと対応するものに
は、同一の符号を付けている。

【００１４】次に、具体的な実施例の説明の前に図１を
参照して本発明の基本的な構成と動作について説明す
る。

【００１５】図１に示す集中制御装置は、複数の端末装
置７と、この複数の端末装置７とデータの送受を行う主
制御装置１１とを備えている。

【００１６】主制御装置１１は、ＣＰＵ，ＲＯＭおよび
ＲＡＭ等を有する制御手段１２を有し、この制御手段１
２は、送信用メモリ１３と、この送信用メモリ１３の読
みだし書き込みのタイミングを制御する送信用タイミン
グコントローラ１４と、受信用メモリ１５と、この受信
用メモリの読みだし書き込みのタイミングを制御する受
信用タイミングコントローラ１６とに接続されている。
送信用メモリ１３および受信用メモリ１５は、それぞ
れ、各端末装置７に接続されている。

【００１７】次に、図１例の動作について説明する。

【００１８】主制御装置１１と複数の端末装置７との間
で、データの送受を行う際に、主制御装置１１の制御手
段１２から複数の端末装置７にデータを送信する場合に
は、一旦、送信用メモリ１３に送信しようとするデータ
を書き込んだ後、送信用タイミングコントローラ１４の
制御により読みだして各端末装置７に送出するようにす
る。一方、複数の端末装置７からデータを取り込む場合
には、一旦、受信用メモリ１５にデータを書き込んだ
後、受信用タイミングコントローラ１６の制御により読
みだして制御手段１２に取り込むようにしている。

【００１９】このように図１例によれば、制御手段１２
は、送信用メモリ１３に送信しようとするデータを書き
込む時、および受信用メモリ１５からデータを読みだす
時にのみ拘束されるようになり、それ以外の時には、空
くことになるので、端末装置７との通信のための拘束時
間が比較的に短時間になり、制御手段１２の負担が減少
するという効果が得られる。したがって、制御手段１２
は、他の制御動作も行うことができるようになるという
派生的な効果が得られる。

【００２０】また、送信用メモリ１３，受信用メモリ１
５と各端末装置７とのデータの送受は、制御手段１２を
わずらわせることなく、送信用タイミングコントローラ
１４と受信用タイミングコントローラ１６の制御により
行われるので、全体としての通信時間を短縮することが
できる。

【００２１】次に本発明の具体的な実施例について説明
する。なお、以下に示す図面において、図１および図４
に示したものと対応するものには同一の符号を付けてい
る。

【００２２】図２は、本発明による集中制御装置を学習
装置に適用した構成の例を示すものであり、この学習装
置は、１台の親機としてのコンソール２１と６４台の端
末装置としての子機Ｓ１〜Ｓ６４を備えている。

【００２３】コンソール２１は、キースイッチを有する
操作部２２とＬＥＤ表示器を有する表示部２３とを備え
ており、操作部２２と表示部２３とは、それぞれ、操作
部インタフェース２４および表示部インタフェース２５
を通じて制御部１２に接続されている。制御部１２は、
後に詳しく説明する送受信転送系回路２６に接続されて
いる。送受信転送系回路２６から出力されるデータＴＸ
１〜ＴＸ６４は、キースイッチとヘッドセット等を有す
る子機Ｓ１〜Ｓ６４に送出される。一方、子機Ｓ１〜Ｓ
６４から出力されるデータＲＸ１〜ＲＸ６４は、送受信
転送系回路２６に送出される。

【００２４】制御部１２と送受信転送系回路２６の詳し
い構成を図３に示す。図３において、図２に示す制御部
１２をＣＰＵ１２Ａ，ＲＯＭ１２ＢおよびＲＡＭ１２Ｃ
として描いている。ＣＰＵ１２Ａ，ＲＯＭ１２Ｂおよび
ＲＡＭ１２Ｃには、それぞれアドレスバス３１およびデ
ータバス３２（ハッチングを施している）とが接続され
ている。

【００２５】ＣＰＵ１２から出力されるアドレスデータ
は、アドレスバス３１およびトライステートバッファ
（以下、バッファという）３３を通じて送信用ＲＡＭ３
４のアドレス入力ポートＡに供給されるとともに、バッ
ファ３５を通じて受信用ＲＡＭ３６のアドレス入力ポー
トＡに供給される。

【００２６】送信用ＲＡＭ３４のアドレス入力ポートＡ
には、送信用タイミングコントローラ３９からアドレス
線４０およびバッファ３８を通じてアドレスデータが供
給される。また、受信用ＲＡＭ３６のアドレス入力ポー
トＡにも、受信用タイミングコントローラ４１からアド
レス線４２およびバッファ４３を通じてアドレスデータ
が供給される。

【００２７】送信用ＲＡＭ３４のデータ入出力ポートＤ
には、ＲＡＭ１２Ｃからデータバス３２およびバッファ
４４を通じてデータが供給される。送信用ＲＡＭ３４に
格納されたデータは、バッファ４５を通じてラッチ４６
に供給される。ラッチ４６に供給されたデータ（パラレ
ルデータである）は、このラッチ４６およびシフトレジ
スタ４７を通じてパラレルデータからシリアルデータに
変換されてデコーダ４８に供給される。

【００２８】デコーダ４８の出力信号は、デコーダ４９
ａ〜デコーダ４９ｈを通じ、データＴＸ１〜ＴＸ６４と
して子機Ｓ１〜Ｓ６４に供給される。

【００２９】子機Ｓ１〜Ｓ６４から出力されるシリアル
データであるデータＲＸ１〜ＲＸ６４は、マルチプレク
サ５１ａ〜５１ｈおよびマルチプレクサ５２を通じてシ
リアルデータとしてスタートビットチェック回路５３に
供給されるとともに、シフトレジスタ５４に供給され
る。スタートビットチェック回路５３の出力信号は、受
信用タイミングコントローラ４１に供給される。

【００３０】シフトレジスタ５４に供給されたシリアル
データは、このシフトレジスタ５４およびラッチ５５を
通じてパラレルデータに変換される。このパラレルデー
タは、バッファ５６を通じて受信用ＲＡＭ３６に格納さ
れる。受信用ＲＡＭ３６に格納されたデータは、バッフ
ァ５７およびデータバス３２を通じてＲＡＭ１２Ｃに取
り込まれる。なお、ＲＡＭ１２Ｃへの取り込みが完了し
たときに、いいかえれば、受信用ＲＡＭ３６からの送信
が終了したときに、受信用タイミングコントローラ４１
から通信完了信号が出力され、この通信完了信号がフリ
ップフロップ５９およびデータバス３２を通じてＣＰＵ
１２Ａに供給される。

【００３１】送信用タイミングコントローラ３９は、バ
ッファ３３，３８，４４，４５、ラッチ４６、シフトレ
ジスタ４７およびデコーダ４８，４９ａ〜４９ｈの動作
を制御する。一方、受信用タイミングコントローラ４１
は、バッファ３５，４３，５６，５７、ラッチ５５、シ
フトレジスタ５４およびマルチプレクサ５２，５１ａ〜
５１ｈの動作を制御する。

【００３２】次に、図２および図３に示される構成の動
作について説明する。

【００３３】まず、コンソール２１側（先生側）で、子
機Ｓ１〜Ｓ６４側（生徒側）のキー入力情報を得る場合
の動作について説明する。

【００３４】この場合、通常、各子機Ｓ１〜Ｓ６４を使
用する生徒の学習進行状況に応じて、各子機Ｓ１〜Ｓ６
４におけるキー入力情報が異なるので、コンソール２１
の制御部１２から全子機Ｓ１〜Ｓ６４にキー入力情報読
み込み用のコマンドデータ（一般には、状態要求信号と
いう）を送信する必要がある。

【００３５】そこで、制御部１２を構成するＣＰＵ１２
Ａの制御によりキー入力情報読み込み用のコマンドデー
タがＲＡＭ１２Ｃから読みだされてバッファ４４の入力
側に供給される。

【００３６】送信用タイミングコントローラ３９の制御
により、バッファ４４のゲートが開かれたときに、バッ
ファ３３のゲートも開かれて、ＣＰＵ１２Ａから供給さ
れるアドレス信号によって指定された送信用ＲＡＭ３４
のアドレス（この場合、子機Ｓ１〜Ｓ６４に対応した６
４個のアドレス）に上記キー入力情報読み込み用のコマ
ンドデータが書き込まれる。なお、この状態において
は、バッファ３８およびバッファ４５は閉じられてい
る。

【００３７】送信用ＲＡＭ３４へのコマンドデータの書
き込みが終了したときには、送信用タイミングコントロ
ーラ３９の制御のもとに、バッファ３３とバッファ４４
のゲートが閉じられ、一方、バッファ３８およびバッフ
ァ４５のゲートが開かれる。

【００３８】なお、書き込みが終了して、バッファ３３
とバッファ４４のゲートが閉じられたときには、ＣＰＵ
１２Ａは、通信にかかわらなくなるので、いわゆる空き
時間となり、他の処理、例えば、子機Ｓ１〜Ｓ６４を使
用する生徒に対して前に試験を行ったときの正答率、ま
たは標準偏差等を計算することができる。この他の処理
は、図２に示すように、操作部２２のキースイッチの操
作が操作部インタフェース２４を通じて制御部１２に取
り込まれることによって行われる。ソフトウェアで自動
的に行えるようにしておいてもよい。なお、計算結果
は、制御部１２から表示部インタフェース２５を通じて
表示部２３に送出され、表示部２３上に表示することが
できる。

【００３９】また、この空き時間には、音声データ（た
とえば、英文のセンテンス）が記録された図示しない光
磁気ディスクをアクセスすること等も可能になり、この
光磁気ディスクに記録された音声データをＤ／Ａ変換器
（図示せず）を通じ、図示しない通信線を通じて各子機
Ｓ１〜Ｓ６４のヘッドセットに送出するように制御する
こともできる。

【００４０】上記したように、送信用ＲＡＭ３４に対し
てキー入力情報読み込み用のコマンドデータの書き込み
が終了して、ゲート３８およびゲート４５が開かれたと
きには、送信用タイミングコントローラ３９からバッフ
ァ３８を通じて読みだしアドレスが指定され、この指定
されたアドレスに書き込まれていた上記キー入力情報読
み込み用のコマンドデータがラッチ４６に保持される。

【００４１】ラッチ４６に保持されたパラレルデータで
あるキー入力情報読み込み用のコマンドデータは、ラッ
チ４６とシフトレジスタ４７とによってシリアルデータ
に変換されたのち、デコーダ４８およびデコーダ４９ａ
〜４９ｈを通じて上記読みだしアドレスに対応した子
機、例えば、子機Ｓ１に送信データＴＸ１として送信さ
れる。

【００４２】キー入力情報読み込み用のコマンドデータ
であるシリアルデータを受信した子機Ｓ１の制御部（図
示しない）は、自身のキースイッチ情報（一般には、状
態指示信号という）をシリアルデータＲＸ１としてコン
ソール２１側の送受信転送系回路２６に送出する。な
お、シリアルデータＲＸ１は、上記コマンドデータに対
応して出力されるアクノリッジデータである。

【００４３】シリアルデータＲＸ１は、マルチプレクサ
５１ａを通じてマルチプレクサ５２に供給され、マルチ
プレクサ５２から受信用タイミングコントローラ４１に
よって制御されたタイミングでスタートビットチェック
回路５３に供給される。

【００４４】スタートビットチェック回路５３は、通信
クロックの整数倍の周波数で、雑音とスタートビットと
の判別を行う。スタートビットが検出されたときには、
シフトレジスタ５４にデータが供給され、このシフトレ
ジスタ５４とラッチ５５によってシリアルデータＲＸ１
が表すキースイッチ情報がパラレルデータのキースイッ
チ情報に変換される。

【００４５】次に、バッファ４３とバッファ５６が開か
れて、受信用ＲＡＭ３６のうち、受信用タイミングコン
トローラ４１によって指定されたアドレスに子機Ｓ１の
キースイッチ情報を表すアクノリッジデータとしてのパ
ラレルデータが書き込まれる。

【００４６】同様にして、残りの子機Ｓ２〜Ｓ６４に送
信されるコマンドデータが送信用ＲＡＭ３４から順次読
みだされて子機Ｓ２〜Ｓ６４に供給される。また、子機
Ｓ２〜Ｓ６４のそれぞれのアクノリッジデータは、順次
受信用ＲＡＭ３６に供給される。なお、この例では、す
べての子機Ｓ１〜Ｓ６４に対してコマンドデータを送信
するように制御しているが必要な子機だけにコマンドデ
ータを送信し、アクノリッジデータを得るようにするこ
ともできる。

【００４７】すべての子機または必要とされる子機のア
クノリッジデータが受信用ＲＡＭ３６に書き込まれたと
きには、受信用タイミングコントローラ４１から通信完
了信号がフリップフロップ５９を通じてデータバス３２
に供給される。また、受信用コントローラ４１の制御に
よりバッファ３５とバッファ５７とが開らかれる。そし
て、上記通信完了信号によりＣＰＵ１２Ａは、通信が完
了したことを知り、受信用ＲＡＭ３６に書き込まれたア
クノリッジデータをＲＡＭ１２Ｃに書き込む。ＲＡＭ１
２Ｃにアクノリッジデータが書き込まれたときには、バ
ッファ３５とバッファ５７のゲートが閉じられ、ＣＰＵ
１２Ａと受信用ＲＡＭ３６とは非接続状態になる。

【００４８】ＣＰＵ１２Ａは、ＲＡＭ１２Ｃに書き込ま
れたアクノリッジデータに基づき、対応する上記した音
声データ等を特定の子機Ｓ１〜Ｓ６４に供給する。

【００４９】このように図２例および図３例によれば、
ＣＰＵ１２Ａの通信のためのソフトウェアの負担が比較
的に低減される。子機Ｓ１〜Ｓ６４に送信したいコマン
ドデータを送信用ＲＡＭ３４に書き込んだ後には、送信
用タイミングコントローラ３９等のハードウェアによっ
て、子機Ｓ１〜Ｓ６４に対して自動的に送信が行われ、
また、受信用タイミングコントローラ４１等のハードウ
ェアによってアクノリッジデータが自動的に受信用ＲＡ
Ｍ３６に書き込まれるので、ＣＰＵ１２Ａから見ると、
通信の際には、送信用メモリ３４および受信用メモリ３
６に対する書き込みおよび読みだし動作を行えばよいだ
けだからである。

【００５０】また、ソフトウェアの負担が軽くなったの
で、ＣＰＵ１２Ａは、子機Ｓ１〜Ｓ６４との通信を意識
することなしに他の制御を行えるという利点が得られ
る。

【００５１】なお、本発明は上述の実施例に限らず本発
明の要旨を逸脱することなく種々の構成を採り得ること
はもちろんである。

【００５２】

【発明の効果】以上説明したように、本発明集中制御装
置によれば、主制御装置と複数の端末装置との間で、デ
ータの送受を行う際に、上記主制御装置の制御手段から
上記複数の端末装置にデータを送信する場合には、一
旦、送信用メモリにデータを書き込んだ後、送信用タイ
ミングコントローラの制御により読みだして上記端末装
置に送出するようにしている。また、上記複数の端末装
置からデータを取り込む場合には、一旦、受信用メモリ
にデータを書き込んだ後、受信用タイミングコントロー
ラの制御により上記受信用メモリに書き込まれたデータ
を読みだして上記主制御装置の上記制御手段に取り込む
ようにしている。このため、端末装置との通信のための
制御手段の負担が比較的に軽くなるという効果が得られ
る。

【図面の簡単な説明】

【図１】本発明による集中制御装置の基本的な構成を示
すブロック図である。

【図２】本発明による集中制御装置の一実施例が適用さ
れた学習装置の構成を示すブロック図である。

【図３】図２例に示す学習装置のうち、集中制御装置の
詳細な構成例を示すブロック図である。

【図４】従来の技術による集中制御装置の構成を示すブ
ロック図である。

【符号の説明】７端末装置１１主制御装置１２制御手段１３送信用メモリ１４送信用タイミングコントローラ１５受信用メモリ１６受信用タイミングコントローラ

Claims

【特許請求の範囲】

【請求項１】複数の端末装置と、この複数の端末装置
とデータの送受を行う主制御装置とを備える集中制御装
置において、上記主制御装置は、送信用メモリと、この送信用メモリ
の読みだし書き込みのタイミングを制御する送信用タイ
ミングコントローラと、受信用メモリと、この受信用メ
モリの読みだし書き込みのタイミングを制御する受信用
タイミングコントローラと、上記送信用メモリ，上記送
信用タイミングコントローラ，上記受信用メモリおよび
上記受信用タイミングコントローラとに接続される制御
手段とを備え、上記主制御装置と上記複数の端末装置との間で、データ
の送受を行う際に、上記主制御装置の上記制御手段から
上記複数の端末装置にデータを送信する場合には、一
旦、上記送信用メモリに書き込んだ後、上記送信用タイ
ミングコントローラの制御により読みだして上記端末装
置に送出するようにし、上記複数の端末装置からデータ
を取り込む場合には、一旦、上記受信用メモリにデータ
を書き込んだ後、上記受信用タイミングコントローラの
制御により読みだして上記主制御装置の制御手段に取り
込むようにしたことを特徴とする集中制御装置。