JPH0588928A - 二重化装置 - Google Patents
二重化装置Info
- Publication number
- JPH0588928A JPH0588928A JP3250737A JP25073791A JPH0588928A JP H0588928 A JPH0588928 A JP H0588928A JP 3250737 A JP3250737 A JP 3250737A JP 25073791 A JP25073791 A JP 25073791A JP H0588928 A JPH0588928 A JP H0588928A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- bus interface
- output control
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】
【目的】二重化同期して動作している入出力制御装置に
おいて、片系の入出力制御装置が障害となった時に、処
理の中断なく障害の入出力制御装置を切り離して、系構
成を変更する。 【構成】ＣＰＵ１０，１１，ＭＭ２０，２１，ＢＩＵ３
０，３１，ＩＯＣ４０，４１が二重化された０系，１系
を構成して同期運転しており、一重化されたＩＯＵ８０
に接続されている。ＩＯＵ８０に出力するＩＯＣ４０，
４１は主モードと従モードを有し、主モード側が出力す
る。ＩＯＣ４０，４１には内部障害検出回路と他系の対
になるＩＯＣと両系のＢＩＵ３０，３１に障害発生信号
ＦＡＩＬを通知することにより、ＩＯＣが障害になると
ＢＩＵ３０，３１で主従モードを形成し、系を構成す
る。
おいて、片系の入出力制御装置が障害となった時に、処
理の中断なく障害の入出力制御装置を切り離して、系構
成を変更する。 【構成】ＣＰＵ１０，１１，ＭＭ２０，２１，ＢＩＵ３
０，３１，ＩＯＣ４０，４１が二重化された０系，１系
を構成して同期運転しており、一重化されたＩＯＵ８０
に接続されている。ＩＯＵ８０に出力するＩＯＣ４０，
４１は主モードと従モードを有し、主モード側が出力す
る。ＩＯＣ４０，４１には内部障害検出回路と他系の対
になるＩＯＣと両系のＢＩＵ３０，３１に障害発生信号
ＦＡＩＬを通知することにより、ＩＯＣが障害になると
ＢＩＵ３０，３１で主従モードを形成し、系を構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は二重化装置に関し、特に
入出力制御装置の障害時の切り離し方式とそれを実現す
る装置，入出力装置へアクセスする方式の二重化装置に
関する。
入出力制御装置の障害時の切り離し方式とそれを実現す
る装置，入出力装置へアクセスする方式の二重化装置に
関する。
【０００２】
【従来の技術】従来は、一つの入出力装置に接続される
二重化された入出力制御装置において、入出力装置が障
害になったときに処理を続行して障害となった入出力装
置を切り離す方式は存在しなかった。
二重化された入出力制御装置において、入出力装置が障
害になったときに処理を続行して障害となった入出力装
置を切り離す方式は存在しなかった。
【０００３】
【発明が解決しようとする課題】上述したように従来
は、両系の異なる入出力装置が障害になったときに処理
を続行して障害となった入出力制御装置を切り離す方式
は存在しなかったため、切り離しに時間がかり、高信頼
性を要求されるシステムにおいて信頼性を減じる原因と
なっていた。
は、両系の異なる入出力装置が障害になったときに処理
を続行して障害となった入出力制御装置を切り離す方式
は存在しなかったため、切り離しに時間がかり、高信頼
性を要求されるシステムにおいて信頼性を減じる原因と
なっていた。
【０００４】
【課題を解決するための手段】本発明の二重化装置は、
バスで接続された中央制御装置と主記憶装置と入出力制
御バスインタフェース装置がそれぞれ二重化されてお
り、この二重化された前記入出力制御バスインタフェー
ス装置がそれぞれの前記バスに接続され、互いの前記入
出力制御バスインタフェース装置はバスインタフェース
装置間バスで接続され、前記二重化された中央制御装置
と主記憶装置と入出力制御バスインタフェース装置は互
いに同期して運転しており、前記入出力制御装置が接続
された入出力制御バスがそれぞれの前記入出力制御バス
インタフェース装置に接続され、前記入出力制御装置間
では主モードと従モードを有して互いに同期信号と障害
通知信号をやりとりすることで同期運転しており、入出
力装置が二重化された両系の前記入出力制御装置に入出
力バスで接続されており、前記入出力制御装置に障害が
発生したとき障害発生信号を受けた他系の前記入出力制
御装置は前記主モードになると共に、入出力制御バスイ
ンタフェースではその障害発生信号により自動的にもう
一対の前記入出力バスインタフェース装置から前記バス
インタフェース装置間バス経由でデータを受信するモー
ドになることにより障害入出力制御装置を切り離して処
理を継続することを特徴とする。
バスで接続された中央制御装置と主記憶装置と入出力制
御バスインタフェース装置がそれぞれ二重化されてお
り、この二重化された前記入出力制御バスインタフェー
ス装置がそれぞれの前記バスに接続され、互いの前記入
出力制御バスインタフェース装置はバスインタフェース
装置間バスで接続され、前記二重化された中央制御装置
と主記憶装置と入出力制御バスインタフェース装置は互
いに同期して運転しており、前記入出力制御装置が接続
された入出力制御バスがそれぞれの前記入出力制御バス
インタフェース装置に接続され、前記入出力制御装置間
では主モードと従モードを有して互いに同期信号と障害
通知信号をやりとりすることで同期運転しており、入出
力装置が二重化された両系の前記入出力制御装置に入出
力バスで接続されており、前記入出力制御装置に障害が
発生したとき障害発生信号を受けた他系の前記入出力制
御装置は前記主モードになると共に、入出力制御バスイ
ンタフェースではその障害発生信号により自動的にもう
一対の前記入出力バスインタフェース装置から前記バス
インタフェース装置間バス経由でデータを受信するモー
ドになることにより障害入出力制御装置を切り離して処
理を継続することを特徴とする。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の二重化装置の一実施例のブロック図
である。
る。図１は本発明の二重化装置の一実施例のブロック図
である。
【０００６】０系の中央制御装置（以下ＣＰＵ）１０は
バス（以下ＢＵＳ）５０により主記憶装置（以下ＭＭ）
２０と入出力制御バスインタフェース装置（以下ＢＩ
Ｕ）３０に接続されている。１系も同様にＣＰＵ１１が
ＢＵＳ５１によりＭＭ２１とＢＩＵ３１に接続されてい
る。ＢＩＵ３０とＢＩＵ３１間はＢＩＵクロスバス（以
下ＢＸＢＵＳ）１１０により接続されている。０系の入
出力制御装置（以下ＩＯＣ）４０がＢＩＵ３０と入出力
制御バス（以下ＩＯＩＢＵＳ）６０で接続され、１系も
同様にＩＯＣ４１がＢＩＵ３１とＩＯＩＢＵＳ６１で接
続されている。入出力装置（以下ＩＯＵ）８０が入出力
バス（以下ＩＯＢＵＳ）７０でＩＯＣ４０とＩＯＣ４１
に接続されている。０系のＩＯＣ４０から１系のＩＯＣ
４１に同期を取るための信号ＤＩＯ９０が接続され、同
様に１系のＩＯＣ４１から０系のＩＯＣ４０に同期を取
るための信号ＤＩＯ９１が接続されている。
バス（以下ＢＵＳ）５０により主記憶装置（以下ＭＭ）
２０と入出力制御バスインタフェース装置（以下ＢＩ
Ｕ）３０に接続されている。１系も同様にＣＰＵ１１が
ＢＵＳ５１によりＭＭ２１とＢＩＵ３１に接続されてい
る。ＢＩＵ３０とＢＩＵ３１間はＢＩＵクロスバス（以
下ＢＸＢＵＳ）１１０により接続されている。０系の入
出力制御装置（以下ＩＯＣ）４０がＢＩＵ３０と入出力
制御バス（以下ＩＯＩＢＵＳ）６０で接続され、１系も
同様にＩＯＣ４１がＢＩＵ３１とＩＯＩＢＵＳ６１で接
続されている。入出力装置（以下ＩＯＵ）８０が入出力
バス（以下ＩＯＢＵＳ）７０でＩＯＣ４０とＩＯＣ４１
に接続されている。０系のＩＯＣ４０から１系のＩＯＣ
４１に同期を取るための信号ＤＩＯ９０が接続され、同
様に１系のＩＯＣ４１から０系のＩＯＣ４０に同期を取
るための信号ＤＩＯ９１が接続されている。
【０００７】また、０系のＢＩＵ３０から１系のＢＩＵ
３１に同期を取るための信号ＤＢＳ１２０が接続され、
同様に１系のＢＩＵ３１から０系のＢＩＵ３０に同期を
取るための信号ＤＢＳ１２１が接続されている。０系の
ＩＯＣ４０から０系のＢＩＵ３０と１系のＢＩＵ３１と
１系のＩＯＣ４１に障害発生を表示する信号ＦＡＩＬ１
００が接続され、同様に１系のＩＯＣ４０から１系のＢ
ＩＵ３１と０系のＢＩＵ３０と０系のＩＯＣ４０に障害
発生を表示する信号ＦＡＩＬ１０１が接続されている。
３１に同期を取るための信号ＤＢＳ１２０が接続され、
同様に１系のＢＩＵ３１から０系のＢＩＵ３０に同期を
取るための信号ＤＢＳ１２１が接続されている。０系の
ＩＯＣ４０から０系のＢＩＵ３０と１系のＢＩＵ３１と
１系のＩＯＣ４１に障害発生を表示する信号ＦＡＩＬ１
００が接続され、同様に１系のＩＯＣ４０から１系のＢ
ＩＵ３１と０系のＢＩＵ３０と０系のＩＯＣ４０に障害
発生を表示する信号ＦＡＩＬ１０１が接続されている。
【０００８】図２は図１において障害の起きていない通
常の運用状態で中央制御装置から入出力装置へのアクセ
ス動作を説明するための図である。ＣＰＵ１０からのＩ
ＯＵ８０へのアクセスはＢＵＳ５０，ＢＩＵ３０，ＩＯ
ＩＢＵＳ６０，ＩＯＣ４０，ＩＯＢＵＳ７０のルートで
なされる。ここでＣＰＵ１０とＣＰＵ１１、ＭＭ２０と
ＭＭ２１、ＢＩＵ３０とＢＩＵ３１はそれぞれ同期して
動作しているものとする。またＩＯＣ６０とＩＯＣ６１
は同期して動作しているのであるが一重化装置であるＩ
ＯＵ８０への出力は主モードとなっている０系ＩＯＣ６
０が出力する。従モードであるＩＯＣ６１は同期信号Ｄ
ＩＯ９０を受け、同期を取るだけでＩＯＢＵＳ７０への
出力はしないで動作している。
常の運用状態で中央制御装置から入出力装置へのアクセ
ス動作を説明するための図である。ＣＰＵ１０からのＩ
ＯＵ８０へのアクセスはＢＵＳ５０，ＢＩＵ３０，ＩＯ
ＩＢＵＳ６０，ＩＯＣ４０，ＩＯＢＵＳ７０のルートで
なされる。ここでＣＰＵ１０とＣＰＵ１１、ＭＭ２０と
ＭＭ２１、ＢＩＵ３０とＢＩＵ３１はそれぞれ同期して
動作しているものとする。またＩＯＣ６０とＩＯＣ６１
は同期して動作しているのであるが一重化装置であるＩ
ＯＵ８０への出力は主モードとなっている０系ＩＯＣ６
０が出力する。従モードであるＩＯＣ６１は同期信号Ｄ
ＩＯ９０を受け、同期を取るだけでＩＯＢＵＳ７０への
出力はしないで動作している。
【０００９】図３は図１において障害の起きていない通
常の運用状態で入出力装置から主記憶装置へのアクセス
動作を説明するための図である。ＩＯＵ８０の出力はそ
れぞれ両系のＩＯＣ，ＩＯＩＢＵＳ，ＢＩＵ，ＢＵＳを
介してＭＭに到着する。いまＩＯＣ４０が障害になった
とすると信号ＦＡＩＬ１００が出力され、この信号をＢ
ＩＵ３０，ＢＩＵ３１，ＩＯＣ４１がそれぞれ受信す
る。
常の運用状態で入出力装置から主記憶装置へのアクセス
動作を説明するための図である。ＩＯＵ８０の出力はそ
れぞれ両系のＩＯＣ，ＩＯＩＢＵＳ，ＢＩＵ，ＢＵＳを
介してＭＭに到着する。いまＩＯＣ４０が障害になった
とすると信号ＦＡＩＬ１００が出力され、この信号をＢ
ＩＵ３０，ＢＩＵ３１，ＩＯＣ４１がそれぞれ受信す
る。
【００１０】図４は図１においてＩＯＣ４０が障害にな
った状態での中央制御装置から入出力装置へのアクセス
動作を説明するための図である。この時はＢＩＵ３０が
従モードとなりＢＩＵ３１からＢＩＵ同期信号ＤＢＳ１
２１を受けＩＯＩＢＵＳ５０には出力しないようにす
る。図５は図１においてＩＯＣ４０が障害になった状態
での入出力装置から主記憶装置へのアクセス動作を説明
するための図である。この時はＢＩＵ３０がＢＩＵクロ
スバス（以下ＢＸＵＢＵＳ）１１０を介してデータを受
信してＭＭ２０に送信する。
った状態での中央制御装置から入出力装置へのアクセス
動作を説明するための図である。この時はＢＩＵ３０が
従モードとなりＢＩＵ３１からＢＩＵ同期信号ＤＢＳ１
２１を受けＩＯＩＢＵＳ５０には出力しないようにす
る。図５は図１においてＩＯＣ４０が障害になった状態
での入出力装置から主記憶装置へのアクセス動作を説明
するための図である。この時はＢＩＵ３０がＢＩＵクロ
スバス（以下ＢＸＵＢＵＳ）１１０を介してデータを受
信してＭＭ２０に送信する。
【００１１】
【発明の効果】以上説明したように本発明は、片系の入
出力制御装置の障害が発生しても瞬時にもう片系の入出
力制御装置への切り替えが行なわれ処理の連続性が保証
されることにより、高信頼性システムが実現できるとい
う効果を有する。
出力制御装置の障害が発生しても瞬時にもう片系の入出
力制御装置への切り替えが行なわれ処理の連続性が保証
されることにより、高信頼性システムが実現できるとい
う効果を有する。
【図面の簡単な説明】
【図１】本発明の二重化装置の一実施例のブロック図で
ある。
ある。
【図２】図１において障害の起きていない通常の運用状
態で中央制御装置から入出力装置へのアクセス動作を説
明するための図である。
態で中央制御装置から入出力装置へのアクセス動作を説
明するための図である。
【図３】図１において障害の起きていない通常の運用状
態で入出力装置から主記憶装置へのアクセス動作を説明
するための図である。
態で入出力装置から主記憶装置へのアクセス動作を説明
するための図である。
【図４】図１においてＩＯＣ４０が障害になった状態で
の中央制御装置から入出力装置へのアクセス動作を説明
するための図である。
の中央制御装置から入出力装置へのアクセス動作を説明
するための図である。
【図５】図１においてＩＯＣ４０が障害になった状態で
の入出力装置から主記憶装置へのアクセス動作を説明す
るための図である。
の入出力装置から主記憶装置へのアクセス動作を説明す
るための図である。
１０，１１ ０系，１系中央制御装置（ＣＰＵ） ２０，２１ ０系，１系主記憶装置（ＭＭ） ３０，３１ ０系，１系入出力制御バスインタフェー
ス装置（ＢＩＵ） ４０，４１ ０系，１系入出力制御装置（ＩＯＣ） ５０，５１ ０系，１系バス（ＢＵＳ） ６０，６１ ０系，１系入出力制御バス（ＩＯＩＢＵ
Ｓ） ７０ 入出力バス（ＩＯＢＵＳ） ８０ 入出力制御装置（ＩＯＵ） ９０，９１ ０系，１系入出力制御装置同期信号ＤＩ
Ｏ １００，１０１ ０系，１系障害発生信号ＦＡＩＬ １１０ ＢＵＩクロスバス（ＢＸＵＢＵＳ） １２０，１２１ ０系，１系入出力制御バスインタフ
ェース装置同期信号ＤＢＳ
ス装置（ＢＩＵ） ４０，４１ ０系，１系入出力制御装置（ＩＯＣ） ５０，５１ ０系，１系バス（ＢＵＳ） ６０，６１ ０系，１系入出力制御バス（ＩＯＩＢＵ
Ｓ） ７０ 入出力バス（ＩＯＢＵＳ） ８０ 入出力制御装置（ＩＯＵ） ９０，９１ ０系，１系入出力制御装置同期信号ＤＩ
Ｏ １００，１０１ ０系，１系障害発生信号ＦＡＩＬ １１０ ＢＵＩクロスバス（ＢＸＵＢＵＳ） １２０，１２１ ０系，１系入出力制御バスインタフ
ェース装置同期信号ＤＢＳ
Claims (1)
- 【請求項１】 バスで接続された中央制御装置と主記憶
装置と入出力制御バスインタフェース装置がそれぞれ二
重化されており、この二重化された前記入出力制御バス
インタフェース装置がそれぞれの前記バスに接続され、
互いの前記入出力制御バスインタフェース装置はバスイ
ンタフェース装置間バスで接続され、前記二重化された
中央制御装置と主記憶装置と入出力制御バスインタフェ
ース装置は互いに同期して運転しており、前記入出力制
御装置が接続された入出力制御バスがそれぞれの前記入
出力制御バスインタフェース装置に接続され、前記入出
力制御装置間では主モードと従モードを有して互いに同
期信号と障害通知信号をやりとりすることで同期運転し
ており、入出力装置が二重化された両系の前記入出力制
御装置に入出力バスで接続されており、前記入出力制御
装置に障害が発生したとき障害発生信号を受けた他系の
前記入出力制御装置は前記主モードになると共に、入出
力制御バスインタフェースではその障害発生信号により
自動的にもう一対の前記入出力バスインタフェース装置
から前記バスインタフェース装置間バス経由でデータを
受信するモードになることにより障害入出力制御装置を
切り離して処理を継続することを特徴とする二重化装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250737A JPH0588928A (ja) | 1991-09-30 | 1991-09-30 | 二重化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3250737A JPH0588928A (ja) | 1991-09-30 | 1991-09-30 | 二重化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0588928A true JPH0588928A (ja) | 1993-04-09 |
Family
ID=17212293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3250737A Pending JPH0588928A (ja) | 1991-09-30 | 1991-09-30 | 二重化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0588928A (ja) |
-
1991
- 1991-09-30 JP JP3250737A patent/JPH0588928A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5585332B2 (ja) | 耐故障システム、マスタｆｔ制御ｌｓｉ、スレーブｆｔ制御ｌｓｉおよび耐故障制御方法 | |
| JPH06149605A (ja) | フォールトトレラントコンピュータシステム | |
| EP1380951B1 (en) | Fault tolerant information processing apparatus | |
| JP2682251B2 (ja) | 多重化制御装置 | |
| JPH0588928A (ja) | 二重化装置 | |
| JP5176914B2 (ja) | 伝送装置及び冗長構成部の系切替え方法 | |
| JP3261014B2 (ja) | データ処理システムにおけるモジュール交換方法および自己診断方法 | |
| JP3111523B2 (ja) | 二重化遠方監視制御装置 | |
| JPS62271150A (ja) | 共通バス構造におけるエラ−処理方式 | |
| JPH08202570A (ja) | 二重化プロセス制御装置 | |
| JP3125864B2 (ja) | 二重化システム | |
| JPH0512189A (ja) | 情報処理システム | |
| JPH06152570A (ja) | 二重化データ処理装置における系切替え処理方式 | |
| JPH079465Y2 (ja) | Ｌａｎ用インターフェース | |
| JP3055906B2 (ja) | 緊急動作方式 | |
| JP2616246B2 (ja) | デュアル運転二重化装置における系間データのデュアル処理方法およびデュアル運転二重化装置 | |
| JPH04101255A (ja) | バスバックアップ機構 | |
| JP2630100B2 (ja) | プロセッサ間通信用バスの障害処理方式 | |
| JPH10240555A (ja) | フォールト・トレラント・データ処理システムとその方 法 | |
| JPH0329033A (ja) | フォールトトレラントプロセッサ | |
| JPH09190416A (ja) | 二重化コンピュータシステム及び二重化ｉ／ｏ制御方法 | |
| JPS63217401A (ja) | デ−タ変換装置 | |
| JPH04338838A (ja) | バス二重化システム | |
| JPH0322728A (ja) | 二重化系回路におけるバッファチェック | |
| JPS60237545A (ja) | 計算機の二重化方式 |