JPH05891B2 - - Google Patents
Info
- Publication number
- JPH05891B2 JPH05891B2 JP56190308A JP19030881A JPH05891B2 JP H05891 B2 JPH05891 B2 JP H05891B2 JP 56190308 A JP56190308 A JP 56190308A JP 19030881 A JP19030881 A JP 19030881A JP H05891 B2 JPH05891 B2 JP H05891B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- resistor
- power supply
- ecl
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/017545—Coupling arrangements; Impedance matching circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Dc Digital Transmission (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
Description
【発明の詳細な説明】
本発明は、ECL終端回路、特に、ECL回路で
伝送線路を駆動する場合に伝送線路の両端を終端
するためのECL終端回路に関する。
伝送線路を駆動する場合に伝送線路の両端を終端
するためのECL終端回路に関する。
第１図は従来のECL終端回路の一例を示す回
路図で、ECL回路１０からECL回路２０へ信号
を伝送する場合に用いられるECL終端回路を示
している。
路図で、ECL回路１０からECL回路２０へ信号
を伝送する場合に用いられるECL終端回路を示
している。
伝送線路３０はECL回路１０からECL回路２
０へ信号を伝送するためのものであり、第１図に
は示されていないが実際には直流抵抗ｒをもつて
いる。
０へ信号を伝送するためのものであり、第１図に
は示されていないが実際には直流抵抗ｒをもつて
いる。
ECL回路２０には終端抵抗４０が接続されて
いる。
いる。
ECL回路１０および２０は一般的なECL回路
であるので詳細な動作説明は省略するがECL回
路２０では入力端子１３における端子電圧V13と
比較電圧VRFEを比較して端子電圧V13が高ければ
出力端子１４における端子電圧V14が高レベルに
なり、低ければ端子電圧V14が低レベルになるよ
う動作する。
であるので詳細な動作説明は省略するがECL回
路２０では入力端子１３における端子電圧V13と
比較電圧VRFEを比較して端子電圧V13が高ければ
出力端子１４における端子電圧V14が高レベルに
なり、低ければ端子電圧V14が低レベルになるよ
う動作する。
ECL回路１０もECL回路２０と同様な動作を
する。
する。
いま、ECL回路１０の出力端子１２における
端子電圧V12が高レベルのとき高レベル電圧V12H
低レベルのとき低レベル電圧V12Lとし、またECL
回路２０の入力端子１３における端子電圧V13が
高レベルのとき高レベル電圧V13H、低レベルのと
き低レベル電圧V13Lとすると △VNH＝V13H−VREF および ΔVNL＝VREF−V13L で表される雑音余裕ΔVNH，△VNLが大きければ
各種雑音の影響を受けにくいため回路にとつては
都合がよいことになる。
端子電圧V12が高レベルのとき高レベル電圧V12H
低レベルのとき低レベル電圧V12Lとし、またECL
回路２０の入力端子１３における端子電圧V13が
高レベルのとき高レベル電圧V13H、低レベルのと
き低レベル電圧V13Lとすると △VNH＝V13H−VREF および ΔVNL＝VREF−V13L で表される雑音余裕ΔVNH，△VNLが大きければ
各種雑音の影響を受けにくいため回路にとつては
都合がよいことになる。
電源電圧VTは終端抵抗４０の一方の端子に接
続された電源から供給されるものであり、端子電
圧V12Lより低い電圧にされる。また、比較電圧、
VREFはECL回路１０，２０の基準電圧であり雑音
余裕ΔVNH，△VNLを最大にするため一般に １／２（V12H＋V12L）＝VREF となるように設定される。
続された電源から供給されるものであり、端子電
圧V12Lより低い電圧にされる。また、比較電圧、
VREFはECL回路１０，２０の基準電圧であり雑音
余裕ΔVNH，△VNLを最大にするため一般に １／２（V12H＋V12L）＝VREF となるように設定される。
第２図は第１図に示すような接続にした場合の
伝送線路３０の各部における電圧を示す電圧分布
図である。
伝送線路３０の各部における電圧を示す電圧分布
図である。
第２図からわかるように出力端子の端子電圧
V12が高レベル電圧V12Hのとき入力端子１３の端
子電圧V13は高レベル電圧V13Hとなつており、
V13H＝V12H−V12H−VT／ｒ＋Ｒｒ出力端子１２の端子電 圧V12が低レベル電圧V12Lのとき入力端子１３の
端子電圧V13は低レベルV13Lとなつており、 V13L＝V12L−V12L−VT／ｒ＋Ｒｒ となる。
V12が高レベル電圧V12Hのとき入力端子１３の端
子電圧V13は高レベル電圧V13Hとなつており、
V13H＝V12H−V12H−VT／ｒ＋Ｒｒ出力端子１２の端子電 圧V12が低レベル電圧V12Lのとき入力端子１３の
端子電圧V13は低レベルV13Lとなつており、 V13L＝V12L−V12L−VT／ｒ＋Ｒｒ となる。
つまり入力端子１３で雑音余裕ΔVNH，△VNL
は伝送線路３０の直流抵抗のために高レベル側で
はV12H−VT／ｒ＋Ｒｒだけ小さくなり、低レベル側で は、V12L−VT／ｒ＋Ｒｒだけ大きくなる。
は伝送線路３０の直流抵抗のために高レベル側で
はV12H−VT／ｒ＋Ｒｒだけ小さくなり、低レベル側で は、V12L−VT／ｒ＋Ｒｒだけ大きくなる。
このため、この雑音余裕はアンバランスとなり
実質的に減少する。
実質的に減少する。
すなわち、従来のECL終端回路は雑音余裕が
アンバランスとなり、実質的に減少するという欠
点があつた。
アンバランスとなり、実質的に減少するという欠
点があつた。
本発明の目的は雑音余裕をバランスさせて実質
的に雑音余裕の減少を防止できるECL終端回路
を提供することにある。
的に雑音余裕の減少を防止できるECL終端回路
を提供することにある。
すなわち、本発明の目的は伝送線路の直流抵抗
によつて高レベル側の雑音余裕が減少し低レベル
側の雑音余裕が増加するというような雑音余裕の
アンバランスをなくし直流抵抗ｒがあつても高レ
ベル側と低レベル側の雑音余裕を等しく、実質的
に最大とすることができるECL終端回路を提供
することにある。
によつて高レベル側の雑音余裕が減少し低レベル
側の雑音余裕が増加するというような雑音余裕の
アンバランスをなくし直流抵抗ｒがあつても高レ
ベル側と低レベル側の雑音余裕を等しく、実質的
に最大とすることができるECL終端回路を提供
することにある。
本発明のECL終端回路は、伝送線路の一端に
接続された第１のECL回路の出力端子の第１状
態を示す第１出力電圧および第２状態を示す第２
の出力電圧のいずれよりも低い電源電圧をもつ第
１の電源と、前記第１の出力電圧と前記第２の出
力電圧との中間の電源電圧をもつ第２の電源と前
記出力端子と前記第１の電源との間に接続された
第１の抵抗と、前記伝送線路の他端に接続された
第２のECL回路の入力端子と前記第２の電源と
の間に接続された第２の抵抗とを含んで構成さ減
る。
接続された第１のECL回路の出力端子の第１状
態を示す第１出力電圧および第２状態を示す第２
の出力電圧のいずれよりも低い電源電圧をもつ第
１の電源と、前記第１の出力電圧と前記第２の出
力電圧との中間の電源電圧をもつ第２の電源と前
記出力端子と前記第１の電源との間に接続された
第１の抵抗と、前記伝送線路の他端に接続された
第２のECL回路の入力端子と前記第２の電源と
の間に接続された第２の抵抗とを含んで構成さ減
る。
さらに、本発明のECL回路は、第２の電源お
よび第２の抵抗のかわりにこれと等価となる複数
の抵抗と電源を用いて構成される。
よび第２の抵抗のかわりにこれと等価となる複数
の抵抗と電源を用いて構成される。
さらに、本発明のECL終端回路は、第１の電
源および第１の抵抗のかわりに定電流源回路を用
いて構成される。
源および第１の抵抗のかわりに定電流源回路を用
いて構成される。
すなわち、本発明のECL終端回路は、ECL回
路の低レベル側の出力電圧よりも低い第１の電源
と低レベルと高レベル出力電圧の中間の電圧にあ
る第２の電源と前記回路の出力と第１の電源との
間に接続された第１の抵抗と前記回路の出力端子
に接続された伝送線路の先端と前記第２の電源と
の間に接続された第２の抵抗とを含んで構成され
る。
路の低レベル側の出力電圧よりも低い第１の電源
と低レベルと高レベル出力電圧の中間の電圧にあ
る第２の電源と前記回路の出力と第１の電源との
間に接続された第１の抵抗と前記回路の出力端子
に接続された伝送線路の先端と前記第２の電源と
の間に接続された第２の抵抗とを含んで構成され
る。
さらに、本発明のECL終端回路は、第２の抵
抗と第２の電源の代りにこれと等価となる複数の
抵抗と電源とを含んで構成される。
抗と第２の電源の代りにこれと等価となる複数の
抵抗と電源とを含んで構成される。
さらに、本発明のECL終端回路は第１の抵抗
と第１の電源の代りに定電源を含んで構成され
る。
と第１の電源の代りに定電源を含んで構成され
る。
次に、本発明の原理を第３図を用いて説明す
る。
る。
いま、端子電圧V12が高レベル電圧V12Hである
とき、伝送線路３０に流れる電流IHは実線に示す
向きに流れる。
とき、伝送線路３０に流れる電流IHは実線に示す
向きに流れる。
したがつて、端子電圧V13は出力端子１２より
電圧降下分ｒ・IHだけ低い電圧となる。それゆ
え、電圧降下分ｒ・IHだけ雑音余裕が減少する。
電圧降下分ｒ・IHだけ低い電圧となる。それゆ
え、電圧降下分ｒ・IHだけ雑音余裕が減少する。
次に、端子電圧V12が低レベル電圧V12Hである
とき伝送線路３０に流れる電流ILは点線に示す向
きに流れる。
とき伝送線路３０に流れる電流ILは点線に示す向
きに流れる。
したがつて、端子電圧V13は出力端子１２より
電圧降下分ｒ・ILだけ高い電圧となる。それゆえ
電圧降下分ｒ・ILだけ雑音余裕が減少する。
電圧降下分ｒ・ILだけ高い電圧となる。それゆえ
電圧降下分ｒ・ILだけ雑音余裕が減少する。
IH＝V12H−VT／ｒ＋R2
IL＝VTＶ−12L／ｒ＋R2
であるから、
VT＝V12H＋V12L／２
とすると、、IH＝ILとなり高レベル側、低レベル
側の雑音余裕のバランスがとれ最大の雑音余裕を
得ることができる。
側の雑音余裕のバランスがとれ最大の雑音余裕を
得ることができる。
次に、本発明の実施例について、図面を参照し
て説明する。
て説明する。
第４図は本発明の第１の実施例を示す回路図で
ある。
ある。
なお、第４図では、伝送線路３０の直流抵抗ｒ
を線路の中央に書いてあるがこれは線路の全長に
わたつて分布しているものであり便宜上このよう
に図示した。
を線路の中央に書いてあるがこれは線路の全長に
わたつて分布しているものであり便宜上このよう
に図示した。
第５図は第４図に示す伝送線路３０の各部にお
ける電圧を示す電圧分布図である。
ける電圧を示す電圧分布図である。
抵抗R2は高レベル電圧V12Hと低レベル電圧L12H
との中間の電源電圧VT′＝−1.2V（＝
−0.8−1.6V／２）を供給する電源と入力端子１３の 間に接続される。
との中間の電源電圧VT′＝−1.2V（＝
−0.8−1.6V／２）を供給する電源と入力端子１３の 間に接続される。
出力端子１２が高レベル電圧V12Hのときは伝送
線路３０の上を出力端子１２から入力端子１３に
向つて電流が流れるが、低レベル電圧V12Lのとき
は入力端子１３から出力端子１２に向つて流れ
る。
線路３０の上を出力端子１２から入力端子１３に
向つて電流が流れるが、低レベル電圧V12Lのとき
は入力端子１３から出力端子１２に向つて流れ
る。
しかし、伝送線路３０はECL回路１０のエミ
ツタに接続されているためECL回路１０はこの
電流を引込むことができない。抵抗R1はこの電
流を流してやるため本発明により追加した抵抗で
ある。
ツタに接続されているためECL回路１０はこの
電流を引込むことができない。抵抗R1はこの電
流を流してやるため本発明により追加した抵抗で
ある。
第４図に示す実施例で雑音余裕ΔVNH，△VNL
が最大となるようすを第５図を用いて説明する。
が最大となるようすを第５図を用いて説明する。
出力端子１２における高レベル電圧V12Hは−
0.8V、低レベル電圧V12Lは−1.6V、電源電圧
VT′は本発明により高レベル電圧V12Hと低レベル
電圧、V12Lの中間の電圧−1.2Vに設定する。
0.8V、低レベル電圧V12Lは−1.6V、電源電圧
VT′は本発明により高レベル電圧V12Hと低レベル
電圧、V12Lの中間の電圧−1.2Vに設定する。
出力端子１２が高レベル電圧V12Hであるとき、
入力端子１３の高レベル電圧V′13Hは直流抵抗ｒ
のために−0.84Vとなる。また、出力端子１２が
低レベル電圧V12Lであるとき、入力端子のV13L′
は−1.56Vとなる。
入力端子１３の高レベル電圧V′13Hは直流抵抗ｒ
のために−0.84Vとなる。また、出力端子１２が
低レベル電圧V12Lであるとき、入力端子のV13L′
は−1.56Vとなる。
ここで、比較電圧VREFは−1.2Vであるので結
局雑音余裕は 高レベル側では、ΔVNH＝0.36V（＝−0.84V＋
1.2V） 低レベル側は、ΔVNL＝0.36V（＝−1.2V＋
1.56V） となり、高レベル側と低レベル側はバランスし最
大の雑音余裕を得ることができる。
局雑音余裕は 高レベル側では、ΔVNH＝0.36V（＝−0.84V＋
1.2V） 低レベル側は、ΔVNL＝0.36V（＝−1.2V＋
1.56V） となり、高レベル側と低レベル側はバランスし最
大の雑音余裕を得ることができる。
第６図は本発明の第２の実施例を示す回路図で
ある。
ある。
抵抗１９はGNDと入力端子１３の間に接続さ
れ抵抗２１は入力端子１３と電源電圧VEE（＝−
5.2V）を供給する電源との間に接続されている。
れ抵抗２１は入力端子１３と電源電圧VEE（＝−
5.2V）を供給する電源との間に接続されている。
これは抵抗値と電源電圧の関係から第４図に示
す抵抗R2と電源電圧V′Tを供給する電源とで構成
する回路と等価であり本発明に含まれる。
す抵抗R2と電源電圧V′Tを供給する電源とで構成
する回路と等価であり本発明に含まれる。
また、トランジスタ１７、抵抗R18および定電
圧源VCCは定電流回路を構成しこれも本発明に含
まれる。
圧源VCCは定電流回路を構成しこれも本発明に含
まれる。
本発明のECL終端回路は、出力端子に抵抗を
接続するとともに入力端子に抵抗を介して接続す
る電源の電圧を出力端子における２値状態を示す
電圧の中間に設定することにより、高レベル側と
低レベル側の雑音余裕をバランスさせ最大の雑音
余裕を得ることができるという効果がある。
接続するとともに入力端子に抵抗を介して接続す
る電源の電圧を出力端子における２値状態を示す
電圧の中間に設定することにより、高レベル側と
低レベル側の雑音余裕をバランスさせ最大の雑音
余裕を得ることができるという効果がある。
第１図は従来のECL終端回路の一例を含む回
路図、第２図は第１図に示す伝送線路の各部の電
圧を示す電圧分布図、第３図は本発明で得られる
効果の原理を説明するための原理説明図、第４図
は本発明の第１の実施例を含む回路図、第５図は
第４図に示す伝送線路の各部の電圧を示す電圧分
布図、第６図は本発明の第２の実施例を含む回路
図である。 １０，２０……ECL回路、３０……伝送線路、
４０，R1，R2……抵抗、ｒ……直流抵抗、１１，
１３……入力端子、１２，１４……出力端子、
V12，V13……端子電圧、V12H，V13H，V13H′……
高レベル電圧、V12L，V13L，V13L′……低レベル
電圧、VREF……比較電圧、VT，VT′，VEE……電
源電圧、IH，IL……電流。
路図、第２図は第１図に示す伝送線路の各部の電
圧を示す電圧分布図、第３図は本発明で得られる
効果の原理を説明するための原理説明図、第４図
は本発明の第１の実施例を含む回路図、第５図は
第４図に示す伝送線路の各部の電圧を示す電圧分
布図、第６図は本発明の第２の実施例を含む回路
図である。 １０，２０……ECL回路、３０……伝送線路、
４０，R1，R2……抵抗、ｒ……直流抵抗、１１，
１３……入力端子、１２，１４……出力端子、
V12，V13……端子電圧、V12H，V13H，V13H′……
高レベル電圧、V12L，V13L，V13L′……低レベル
電圧、VREF……比較電圧、VT，VT′，VEE……電
源電圧、IH，IL……電流。
Claims (1)
- 【特許請求の範囲】 １ 伝送線路の一端に接続された第１のECL回
路の出力端子の第１状態を示す第１の出力電圧お
よび第２状態を示す第２の出力電圧のいずれより
も低い電源電圧をもつ第１の電源と、前記第１の
出力電圧と前記第２の出力電圧との中間の電源電
圧をもつ第２の電源と、前記出力端子と前記第１
の電源との間に接続された第１の抵抗と、前記伝
送線路の他端に接続された第２のECL回路の入
力端子と前記第２の電源との間に接続された第２
の抵抗とを含むことを特徴とするECL終端回路。 ２ 伝送線路の一端に接続された第１のECL回
路の出力端子の第１状態を示す第１の出力電圧お
よび第２の状態を示す第２の出力電圧のいずれよ
りも低い電源電圧をもつ第１の電源と、前記第
1ECL回路の出力端子と前記第１の電源との間に
接続された第１の抵抗と、前記伝送線路の他端に
接続された第２のECL回路の入力端子と接地電
位との間に接続された第３の抵抗と、一端が前記
入力端子に接続された第４の抵抗と、前記第３の
抵抗と前記第４の抵抗との接続点における電圧値
が前記第１の出力電圧と前記第２の出力電圧の中
間の値となるように前記第４の抵抗の他端に接続
された第３の電源とを含むことを特徴とする
ECL終端回路。 ３ 伝送線路の一端に接続された第１のECL回
路の出力端子の第１状態を示す第１の出力電圧お
よび第２状態を示す第２の出力電圧のいずれより
も低い電圧をもつ第１の電源と、前記出力端子に
接続されたコレクタをもつ第１のトランジスタ
と、前記第１のトランジスタのエミツタと前記第
１の電源との間に接続された第４の抵抗と、前記
第１の出力電圧および前記第２の出力電圧の中間
の電圧をもつ第２の電源と、前記伝送線路の他端
に接続された第２のECL回路の入力端子と前記
第２の電源との間に接続された第２の抵抗とを含
むことを特徴とするECL終端回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190308A JPS5892139A (ja) | 1981-11-27 | 1981-11-27 | Ｅｃｌ終端回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56190308A JPS5892139A (ja) | 1981-11-27 | 1981-11-27 | Ｅｃｌ終端回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5892139A JPS5892139A (ja) | 1983-06-01 |
| JPH05891B2 true JPH05891B2 (ja) | 1993-01-07 |
Family
ID=16255995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56190308A Granted JPS5892139A (ja) | 1981-11-27 | 1981-11-27 | Ｅｃｌ終端回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5892139A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61152124A (ja) * | 1984-12-26 | 1986-07-10 | Hitachi Ltd | 集積回路の出力バツフア |
| JPS631113A (ja) * | 1986-06-20 | 1988-01-06 | Fujitsu Ltd | 半導体集積回路 |
| JPH04299613A (ja) * | 1991-03-27 | 1992-10-22 | Nippon Avionics Co Ltd | Ｅｃｌ終端回路 |
| JP2870288B2 (ja) * | 1992-03-17 | 1999-03-17 | 株式会社日立製作所 | 双方向信号伝送回路 |
| JPH07135513A (ja) * | 1993-09-17 | 1995-05-23 | Fujitsu Ltd | 電流駆動型回路の終端制御方法および装置 |
| JP3512168B2 (ja) * | 1999-04-21 | 2004-03-29 | 松下電器産業株式会社 | 信号送受信装置 |
| EP1047149A3 (en) | 1999-04-21 | 2003-02-12 | Matsushita Electric Industrial Co., Ltd. | Signal transmitting/receiving apparatus |
-
1981
- 1981-11-27 JP JP56190308A patent/JPS5892139A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5892139A (ja) | 1983-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS61230411A (ja) | 電気回路 | |
| US4591739A (en) | Impedance conversion circuit | |
| JPS63501914A (ja) | 温度補償付ｃｍｏｓ−ｅｃｌロジツク・レベル変換器 | |
| JPH0328850B2 (ja) | ||
| JPH0544845B2 (ja) | ||
| JPH05891B2 (ja) | ||
| JPH0356017B2 (ja) | ||
| US4694198A (en) | Schmitt trigger circuit | |
| JPH0446009B2 (ja) | ||
| JPS61127226A (ja) | エミツタ結合ロジツク回路 | |
| US4485351A (en) | Circuit for deriving of signals and counter cycle signals from one sided input signal | |
| JPS60817B2 (ja) | 相補型エミツタ・フオロワ回路 | |
| JP2760017B2 (ja) | 論理回路 | |
| JP2911494B2 (ja) | 加速切換入力回路 | |
| JPH0622325B2 (ja) | レベル変換回路 | |
| JPS6240814A (ja) | 遅延回路 | |
| JPS632888Y2 (ja) | ||
| JPH0342733B2 (ja) | ||
| JP2902277B2 (ja) | エミッタホロワ出力電流制限回路 | |
| JPH01166611A (ja) | コンパレータ | |
| JPS6337528B2 (ja) | ||
| JPS61140218A (ja) | 入力回路 | |
| JP2858755B2 (ja) | 増幅回路 | |
| JPH0697798A (ja) | 出力回路 | |
| JPH0671176B2 (ja) | 出力回路 |