JPH0592833U - 情報処理装置 - Google Patents

情報処理装置

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JPH0592833U
JPH0592833U JP3092792U JP3092792U JPH0592833U JP H0592833 U JPH0592833 U JP H0592833U JP 3092792 U JP3092792 U JP 3092792U JP 3092792 U JP3092792 U JP 3092792U JP H0592833 U JPH0592833 U JP H0592833U
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JP
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processing unit
signal
initialization signal
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JP3092792U
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浩一 下和田
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Yokogawa Electric Corp
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Abstract

(57)【要約】 【目的】 中央処理装置が初期化信号を出力する際に主
記憶を保護すること。 【構成】 中央処理装置1、他の仕事をする処理装置
2、主記憶制御装置4により制御される主記憶Mとが同
一の並列バスBを介して並列に接続される情報処理装置
において、中央処理装置1がリセット命令を実行するこ
とにより発行する初期化信号,電源電圧低下異常信号,
初期化スイッチのオン信号を入力して主記憶制御装置3
へ現在のアクセス以降のアクセスを無視する指令を出力
するとともに、系内の処理装置が主記憶Mに対してアク
セスするのに必要な最大時間以上の待ち時間が経過して
から中央処理装置1以外の処理装置へ初期化信号を出力
する初期化信号制御装置5を設けたことを特徴とする情
報処理装置。 【効果】 処理装置を初期化するタイミングを任意に制
御することができる。

Description

【考案の詳細な説明】
【0001】
【産業上の利用分野】
本考案は、中央処理装置とその他の処理装置とが同一の並列バスによって主記 憶に接続される情報処理装置に関し、詳しくは、初期化信号がアサートされた場 合に主記憶の内容を保護するように改善するものである。
【0002】
【従来の技術】
中央処理装置と、他の処理装置とが同一の並列バスに接続されて、この並列バ スに接続されている主記憶にアクセスする情報処理装置の一般的な例を図3に表 す。 この図3において、中央処理装置1、処理装置2は互いに並列バスBに接続さ れ、更に、この並列バスBには主記憶制御装置3が接続され、主記憶制御装置3 には並列バスEを介して主記憶Mが接続される。そして、中央処理装置1、処理 装置2は、それぞれ並列バスBのバス権を取得し、主記憶Mにアクセスして動作 している。 尚、並列バスBに接続されている、初期化信号制御装置4は、電源電圧低下異 常信号p、初期化スイッチがオンとされたことを表す信号qが入力された時に、 中央処理装置1及び処理装置2を初期化するための初期化信号INZを出力する ものである。この初期化信号制御装置4は、主記憶Mの内容の破壊を防ぐため、 電源電圧低下異常信号pまたは初期化スイッチのオン信号qを受けた際、並列バ スBのバス権を取得し、他の処理装置が並列バスBを使用していないことを確認 した後、中央処理装置1及び処理装置2に初期化信号INZを出力する。
【0003】
【考案が解決しようとする課題】
しかし、中央処理装置1がソフトウェア上のリセット命令の発行によって初期 化信号を出力した場合、中央処理装置1は、他の処理装置が並列バスBを使用し ているか否かを確認してから初期化信号を出力するのではないので、他の処理装 置が主記憶Mにアクセスしている最中に初期化信号を出力することがあり、この 際に主記憶Mの内容を破壊するおそれがあった。
【0004】 本考案は、このような課題を解決したものであり、情報処理装置にあって中央 処理装置がリセット命令によって初期化信号を出力する場合でも、主記憶の内容 を保護できるようにすることを目的とする。
【0005】
【課題を解決するための手段】
このような目的を達成する本考案は、中央処理装置と、他の仕事をする処理装 置と、主記憶制御装置により制御される主記憶とが同一の並列バスを介して並列 に接続される情報処理装置において、前記中央処理装置がリセット命令を実行す ることにより発行する初期化信号,電源電圧低下異常信号,初期化スイッチのオ ン信号を入力して前記主記憶制御装置へ現在のアクセス以降のアクセスを無視す る指令を出力するとともに、系内の処理装置が前記主記憶に対してアクセスする のに必要な最大時間以上の待ち時間が経過してから前記中央処理装置以外の処理 装置へ初期化信号を出力する初期化信号制御装置を設けたことを特徴とする情報 処理装置である。
【0006】
【作用】
本考案の情報処理装置は、初期化信号制御装置において、中央処理装置からの 初期化信号、電源電圧異常信号、初期化スイッチのオン信号を受けて現在のアク セス以降のアクセスを無視し、所定の時間が経過してから中央処理装置以外の処 理装置へ初期化信号を出力する。
【0007】
【実施例】
以下、図面を用いて本考案を詳細に説明する。 この図で、図3に示した従来の例と符号が同じブロック、即ち、中央処理装置 1、処理装置2、主記憶制御装置3、主記憶M、並列バスB、並列バスBは、そ の機能は同じである。 本考案の情報処理装置にあっては、並列バスBとは直接接続しない初期化信号 制御装置5を設けたことを特徴とするものである。 この初期化信号制御装置5は、中央処理装置1がリセット命令を発行した際に 出力される初期化信号A、電源電圧低下異常信号p,初期化スイッチのオン信号 qを入力して、いずれかの入力信号がアクティブになると、主記憶制御装置3へ 制御信号Bを出力する。この制御信号Bは、主記憶制御装置3に対し、現在の主 記憶Mアクセス以降のアクセスを中止させる。主記憶制御装置3は、この制御信 号Bを受けると、現在実行中のアクセス終了後、制御信号Bが非アクティブとな るまで、全ての処理装置からのアクセスを無視する。 そして、任意の処理装置が主記憶Mに対してアクセスするのに必要な最大時間 以上の時間を待ってから、初期化信号Cを中央処理装置1以外の処理装置に対し て出力する。
【0008】 このように構成された本考案装置の動作を図2のタイムチャートを用いて説明 する。 例えば、処理装置2から主記憶Mへのアクセス中に、中央処理装置1がリセ ット命令によって初期化信号A”L”をアサートしたとする。 これにより、初期化信号制御装置5は制御信号Bをアサートし、主記憶制御装 置3に対して以後の主記憶Mへのアクセスを無視するように指示する。同時にク ロック・パルスCPのカウントを開始し、この系内にある処理装置が主記憶Mア クセスに必要な最大クロック数(この例では8クロック数とする)以上カウント した後、処理装置2に対して初期化信号C”L”をアサートする。 これによって、アクセスが正常終了するまで、中央処理装置1以外の処理装 置に対する初期化信号Cはアサートされないので、アクセスの途中で初期化信 号Cによるアクセス中断はない。 また、初期化信号C”L”がアサートされる前に発生したアクセスについて は、このアクセス発生以前に制御信号Bが主記憶制御装置3へ出力されている ので、主記憶制御装置5はこのアクセス要求を無視し、アクセスは実際には 行われずアクセスも正常終了するため、主記憶Mは何の影響も受けない。 このように、中央処理装置1がリセット命令によって初期化信号Aを出力する 場合でも、主記憶Mの内容が保護される。
【0009】
【考案の効果】
以上説明したように、本考案は、初期化信号制御装置により、中央処理装置が 出力する初期化信号と、それ以外の処理装置を初期化する初期化信号とを分離し たため、中央処理装置以外の処理装置を初期化するタイミングを任意に制御する ことができるようになった。また、主記憶制御装置は、初期化信号制御装置から 出力される制御信号を受けて現在実行中のアクセス終了後は主記憶のアクセスを 無視するようにしたため、電源電圧低下、初期化スイッチのオンの場合だけでな く、中央処理装置から発生する初期化信号を他の処理装置に与える場合でも、主 記憶の内容を保護することができる。
【図面の簡単な説明】
【図1】本考案を実施した情報処理装置の構成図であ
る。
【図2】本考案装置の動作を表すタイム・チャートであ
る。
【図3】従来の情報処理装置の構成図である。
【符号の説明】
1 中央処理装置 2 処理装置 3 主記憶制御装置 4 初期化信号制御装置 5 初期化信号制御装置 B 並列バス M 主記憶

Claims (1)

    【実用新案登録請求の範囲】
  1. 【請求項1】中央処理装置と、他の仕事をする処理装置
    と、主記憶制御装置により制御される主記憶とが同一の
    並列バスを介して並列に接続される情報処理装置におい
    て、前記中央処理装置がリセット命令を実行することに
    より発行する初期化信号,電源電圧低下異常信号,初期
    化スイッチのオン信号を入力して前記主記憶制御装置へ
    現在のアクセス以降のアクセスを無視する指令を出力す
    るとともに、系内の処理装置が前記主記憶に対してアク
    セスするのに必要な最大時間以上の待ち時間が経過して
    から前記中央処理装置以外の処理装置へ初期化信号を出
    力する初期化信号制御装置を設けたことを特徴とする情
    報処理装置。
JP1992030927U 1992-05-12 1992-05-12 情報処理装置 Expired - Lifetime JP2577613Y2 (ja)

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JPH0592833U true JPH0592833U (ja) 1993-12-17
JP2577613Y2 JP2577613Y2 (ja) 1998-07-30

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