JPH01304560A - マイクロプロセッサバス監視制御装置 - Google Patents
マイクロプロセッサバス監視制御装置Info
- Publication number
- JPH01304560A JPH01304560A JP63135953A JP13595388A JPH01304560A JP H01304560 A JPH01304560 A JP H01304560A JP 63135953 A JP63135953 A JP 63135953A JP 13595388 A JP13595388 A JP 13595388A JP H01304560 A JPH01304560 A JP H01304560A
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- JP
- Japan
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- microprocessor
- signal line
- bus
- control
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
この発明はマイクロプロセッサを用いた制御装置、マイ
クロプロセッサバス監視制御装置に関するものである。
クロプロセッサバス監視制御装置に関するものである。
［従来の技術］
この発明の先行技術としては、例えば本願出願人が昭和
５９年７月２５日に出願した、特願昭５９−１５４７６
１号「マイクロブロセ・ンサ監視装置」 （以上先出願
という〉の発明がある。
５９年７月２５日に出願した、特願昭５９−１５４７６
１号「マイクロブロセ・ンサ監視装置」 （以上先出願
という〉の発明がある。
第４図はこの先出願の発明の構成を示すプロ・−！り図
で、図において（ＭＰ）はマイクロプロセッサ、（Ｃ１
）は制御のタイミングを計測するためのタイマ、（Ｍｌ
）はマイクロプロセッサ（ＭＰ）のプログラムメモリを
構成するＲＯＭ、（Ｍ２）はＲＡＭ、（Ｍ３）はメモリ
装置で、第４図の場合はＲＯＭを使用している。（Ｐｌ
）は出力ボート、（Ｐ２）は入力ポート、（ＡＤ）はア
ドレス信号線、（ＤＴ）はデータ信号線、（ＳＴ）はバ
ス状態信号線、（Ｄｏ）は出力信号線、（ＤＩ）は入力
信号線、（ＴＲ）はトラップ信号線である。
で、図において（ＭＰ）はマイクロプロセッサ、（Ｃ１
）は制御のタイミングを計測するためのタイマ、（Ｍｌ
）はマイクロプロセッサ（ＭＰ）のプログラムメモリを
構成するＲＯＭ、（Ｍ２）はＲＡＭ、（Ｍ３）はメモリ
装置で、第４図の場合はＲＯＭを使用している。（Ｐｌ
）は出力ボート、（Ｐ２）は入力ポート、（ＡＤ）はア
ドレス信号線、（ＤＴ）はデータ信号線、（ＳＴ）はバ
ス状態信号線、（Ｄｏ）は出力信号線、（ＤＩ）は入力
信号線、（ＴＲ）はトラップ信号線である。
なお、アドレス信号線（ＡＤ）、データ信号線（ＤＴ）
、バス状態信号線（ＳＴ）を含めて、この明細書ではシ
ステムバスまたは単にバスということとする。
、バス状態信号線（ＳＴ）を含めて、この明細書ではシ
ステムバスまたは単にバスということとする。
タイ？（Ｃ１）、ＲＯＭ（Ｍｌ）、ＲＡＭ（Ｍ２）、出
力ポート（ＰＬ＞、入力ポート（Ｐ２）等の各デバイス
には、アドレス信号線（ＡＤ）。
力ポート（ＰＬ＞、入力ポート（Ｐ２）等の各デバイス
には、アドレス信号線（ＡＤ）。
データ信号線（ＤＴ）、バス状態信号線（ＳＴ）が並列
に接続されており、従って総てのデバイスに同一信号が
同時に到達するが、アドレス信号線（ＡＤ）上のアドレ
ス信号が当該デバイスのアドレスと一致する場合にだけ
、バス状態信号線（ＳＴ）上の信号により指示された動
作を行う。そのため各デバイスには、それぞれアドレス
が設定されている。
に接続されており、従って総てのデバイスに同一信号が
同時に到達するが、アドレス信号線（ＡＤ）上のアドレ
ス信号が当該デバイスのアドレスと一致する場合にだけ
、バス状態信号線（ＳＴ）上の信号により指示された動
作を行う。そのため各デバイスには、それぞれアドレス
が設定されている。
第６図は、アドレス信号が１６ビツトで構成され（アド
レス信号線（ＡＤ）が１６本ある）、アドレスが１６進
数４桁で（００００）１６から（ＦＦＦＦ）＋６までの
アドレスが存在する場合、各デバイスに割り当てられた
アドレスの一例を示すメモリマツプで、斜線を施した部
分のアドレス信号は用いられていない例を示す。なお、
第５図はマイクロプロセッサ（ＭＰ）の動作を示すフロ
ーチャートであり、（１０）〜（１５）は各ステップを
示すものである。
レス信号線（ＡＤ）が１６本ある）、アドレスが１６進
数４桁で（００００）１６から（ＦＦＦＦ）＋６までの
アドレスが存在する場合、各デバイスに割り当てられた
アドレスの一例を示すメモリマツプで、斜線を施した部
分のアドレス信号は用いられていない例を示す。なお、
第５図はマイクロプロセッサ（ＭＰ）の動作を示すフロ
ーチャートであり、（１０）〜（１５）は各ステップを
示すものである。
以下、第５図について第４図に示す装置の動作を説明す
る。マイクロプロセッサ（ＭＰ）は、ＲＯＭ（Ｍｌ）か
ら読み出したプログラムに従って動作し、制御対象プロ
セスの状態を表す信号を入力信号線（ＤＩ）、入カポ−
）−（Ｐ２）を経て入力し、これを処理して制御信号を
生成し、ＲＡＭ（Ｍ２）に−時記憶して、これを出力ポ
ート（Ｐｌ）、出力信号線（ＤＯ）を経て制御対象プロ
セスへ出力することはよく知られているところである。
る。マイクロプロセッサ（ＭＰ）は、ＲＯＭ（Ｍｌ）か
ら読み出したプログラムに従って動作し、制御対象プロ
セスの状態を表す信号を入力信号線（ＤＩ）、入カポ−
）−（Ｐ２）を経て入力し、これを処理して制御信号を
生成し、ＲＡＭ（Ｍ２）に−時記憶して、これを出力ポ
ート（Ｐｌ）、出力信号線（ＤＯ）を経て制御対象プロ
セスへ出力することはよく知られているところである。
このマイクロプロセッサ（ＭＰ）は、電源オンあるいは
リセット信号により、初期状態となり、ステップ（１０
）でＲＡＭ（Ｍ２）及び出力ポート（Ｐｌ）の状態を初
期設定した後、制御動作を開始する。即ち、ステップ（
１１）において、始めに入力ポート（Ｐ２）から被制御
装置の状態を取り込み、ＲＡＭ（Ｍ２）に格納しである
制御情報との比較処理を行い、出力ポート（Ｐｌ）に送
出する制御信号を決定する。次のステップ（１２）にお
いて、出力ポート（Ｐｌ〉に制御信号を送出するタイミ
ングを、出力ポート（Ｐｌ）の状態及びタイマ（Ｃ１）
の値から計測し、送出タイミングに達した場合、出力ポ
ート（Ｐｌ）へ制御信号を送出する（ステップ（１３）
）。制御信号送出後、入力ポート（Ｐ２）の状態、ＲＡ
Ｍ （Ｍ２）のデータ等から、制御を継続するか否かス
テップ（１４）で判断し、継続するものであればステッ
プ（１１）へ戻り、制御を終了するものであればステッ
プ（１５）に移り、制御終了の処理を行う。
リセット信号により、初期状態となり、ステップ（１０
）でＲＡＭ（Ｍ２）及び出力ポート（Ｐｌ）の状態を初
期設定した後、制御動作を開始する。即ち、ステップ（
１１）において、始めに入力ポート（Ｐ２）から被制御
装置の状態を取り込み、ＲＡＭ（Ｍ２）に格納しである
制御情報との比較処理を行い、出力ポート（Ｐｌ）に送
出する制御信号を決定する。次のステップ（１２）にお
いて、出力ポート（Ｐｌ〉に制御信号を送出するタイミ
ングを、出力ポート（Ｐｌ）の状態及びタイマ（Ｃ１）
の値から計測し、送出タイミングに達した場合、出力ポ
ート（Ｐｌ）へ制御信号を送出する（ステップ（１３）
）。制御信号送出後、入力ポート（Ｐ２）の状態、ＲＡ
Ｍ （Ｍ２）のデータ等から、制御を継続するか否かス
テップ（１４）で判断し、継続するものであればステッ
プ（１１）へ戻り、制御を終了するものであればステッ
プ（１５）に移り、制御終了の処理を行う。
但し、ノイズ等によりアドレス信号線（ＡＤ）上のアド
レス信号の値が異常な値となり、即ち、第６図の斜線に
示す値となると、メモリ装置（Ｍ３）からトラップ信号
線（ＴＲ）上に異常状態を示す信号が出力され、マイク
ロプロセッサ（ＭＰ）の動作を中断し、状況に応じて制
御装置、被制御装置の初期化、或はこれらの装置の動作
の停止を行う。これはＲＯＭ （Ｍｌ ）、ＲＡＭ （
Ｍ２）。
レス信号の値が異常な値となり、即ち、第６図の斜線に
示す値となると、メモリ装置（Ｍ３）からトラップ信号
線（ＴＲ）上に異常状態を示す信号が出力され、マイク
ロプロセッサ（ＭＰ）の動作を中断し、状況に応じて制
御装置、被制御装置の初期化、或はこれらの装置の動作
の停止を行う。これはＲＯＭ （Ｍｌ ）、ＲＡＭ （
Ｍ２）。
入力ボート（Ｐ２）等に存在しないアドレスを指示して
不正なデータを取り込み、このデータが不正であること
に気づかないで処理を行い、その結果マイクロプロセッ
サ（ＭＰ）や制御装置、被制御装置が異常動作したり、
暴走したりするのを防止するためである。
不正なデータを取り込み、このデータが不正であること
に気づかないで処理を行い、その結果マイクロプロセッ
サ（ＭＰ）や制御装置、被制御装置が異常動作したり、
暴走したりするのを防止するためである。
［発明が解決しようとする課題］
従来の装置は以上のように構成されていているので、マ
イクロプロセッサ（ＭＰ）の暴走は防止できるが、次に
述べるような場合には対処することができないという問
題がある。
イクロプロセッサ（ＭＰ）の暴走は防止できるが、次に
述べるような場合には対処することができないという問
題がある。
第２図は、出力ポート（Ｐｌ）及び入力ポート（Ｐ２＞
（以下単にボートという）の動作タイミグを示す動作タ
イムチャートで、図において（Ｐ ″ＡＣ）はボー
トがアクセスされているタイミング、（ＭＡＹ）はマイ
クロプロセッサ（ＭＰ）の動作状態を示すものであるが
、この第２図に示すようにボートに初めのコマンドを与
えてから次のコマンドを与えるまでには、初めのコマン
ドの影響が消滅するまで回復時間を必要とするが、この
回復時間がマイクロプロセッサ（ＭＰ）の動作の１サイ
クルより長い場合がある。このような場合マイクロプロ
セッサ（ＭＰ）の動作サイクルにしたがって次のコマン
ドがボートに与えられると、誤動作が生じることになる
。
（以下単にボートという）の動作タイミグを示す動作タ
イムチャートで、図において（Ｐ ″ＡＣ）はボー
トがアクセスされているタイミング、（ＭＡＹ）はマイ
クロプロセッサ（ＭＰ）の動作状態を示すものであるが
、この第２図に示すようにボートに初めのコマンドを与
えてから次のコマンドを与えるまでには、初めのコマン
ドの影響が消滅するまで回復時間を必要とするが、この
回復時間がマイクロプロセッサ（ＭＰ）の動作の１サイ
クルより長い場合がある。このような場合マイクロプロ
セッサ（ＭＰ）の動作サイクルにしたがって次のコマン
ドがボートに与えられると、誤動作が生じることになる
。
従来の技術ではこのような場合に対処するため、同一ポ
ートを連続してアクセスする場合には、２つのアクセス
命令の間に意味のないダミーの命令、たとえば「ノー・
オペレーション」や「次番地へジャンプ」等の命令を挿
入するように、プログラムを組んで対処しているが、こ
のようなボートを意識しながらプログラムを組むのは面
倒であり、またマイクロプロセッサ（ＭＰ）以外のデバ
イスがバスを管理する場合には（この場合このデバイス
をバスマスタという）、プログラムによって問題を解決
することができない。
ートを連続してアクセスする場合には、２つのアクセス
命令の間に意味のないダミーの命令、たとえば「ノー・
オペレーション」や「次番地へジャンプ」等の命令を挿
入するように、プログラムを組んで対処しているが、こ
のようなボートを意識しながらプログラムを組むのは面
倒であり、またマイクロプロセッサ（ＭＰ）以外のデバ
イスがバスを管理する場合には（この場合このデバイス
をバスマスタという）、プログラムによって問題を解決
することができない。
この発明は従来の装置における上記の課題を解決するた
めになされたもので、マイクロプロセッサ（ＭＰ）を監
視制御することができるばかりでなく、システムバスに
接続されている総てのデバイスを監視制御することがで
きる装置を提供することを目的としている。
めになされたもので、マイクロプロセッサ（ＭＰ）を監
視制御することができるばかりでなく、システムバスに
接続されている総てのデバイスを監視制御することがで
きる装置を提供することを目的としている。
［課題を解決するための手段］
この発明にかかる装置では、アドレス信号線上の信号や
バス状態信号線上の信号を監視し、これらの信号が予め
設定した設定値となった時点から所定時間の間、バスマ
スクがシステムバスを開放するように制御することとし
た。
バス状態信号線上の信号を監視し、これらの信号が予め
設定した設定値となった時点から所定時間の間、バスマ
スクがシステムバスを開放するように制御することとし
た。
［作用］
この発明においては、ボートかアクセスされた場合、そ
のボートが回復するまでの間、システムバスはその状態
を維持しているので、引き続いてボートがアクセスされ
ても誤動作を生じることがなくなる。
のボートが回復するまでの間、システムバスはその状態
を維持しているので、引き続いてボートがアクセスされ
ても誤動作を生じることがなくなる。
［実施例］
以下、この発明の実施例を図面を用いて説明する。第１
図はこの発明の一実施例を示すブロック図で、図におい
て第４図と同一符号は同−又は相当部分を示し、（ｃｐ
）は比較回路、（ＴＭ）はタイマ回路である。
図はこの発明の一実施例を示すブロック図で、図におい
て第４図と同一符号は同−又は相当部分を示し、（ｃｐ
）は比較回路、（ＴＭ）はタイマ回路である。
比較回路（ＣＰ）には出力ポート（ＰＬ）及び入力ポー
ト（Ｐ２）のアドレス（第６図参照）と、これらのボー
トへのアクセス命令を表すコードとが設定されており、
アドレス信号線（ＡＤ）上の信号がこれらのボートのア
ドレスに一致し、バス状態信号線（ＳＴ）上の信号がこ
れらのボートへのアクセス命令であるときには、比較回
路（ｃｐ）が一致信号を出力してタイマ回路（ＴＭ）を
制御する。タイマ回路（ＴＭ）は、この制御によりセッ
トされ、セット時点から予め設定した時間経過後に自動
的にリセットされる。
ト（Ｐ２）のアドレス（第６図参照）と、これらのボー
トへのアクセス命令を表すコードとが設定されており、
アドレス信号線（ＡＤ）上の信号がこれらのボートのア
ドレスに一致し、バス状態信号線（ＳＴ）上の信号がこ
れらのボートへのアクセス命令であるときには、比較回
路（ｃｐ）が一致信号を出力してタイマ回路（ＴＭ）を
制御する。タイマ回路（ＴＭ）は、この制御によりセッ
トされ、セット時点から予め設定した時間経過後に自動
的にリセットされる。
第３図はこのタイマ回路（ＴＭ）の動作を示す動作タイ
ムチャートで、第２図と同一符号は同−又は相当信号を
示し、（ＴＭＯ）はタイマ回路（ＴＭ）の出力波形を示
す。（ＴＭＯ）が論理「Ｌ」である期間、マイクロプロ
セッサ（ＭＰ）へのクロック信号の入力を阻止すれば、
その間マイクロプロセッサ（ＭＰ）は動作を停止するの
で、この停止期間にボートが次のコマンドを受は付ける
ような状態に回復することになり、プログラム上ではボ
ートの回復時間を意識する必要がなくなる。
ムチャートで、第２図と同一符号は同−又は相当信号を
示し、（ＴＭＯ）はタイマ回路（ＴＭ）の出力波形を示
す。（ＴＭＯ）が論理「Ｌ」である期間、マイクロプロ
セッサ（ＭＰ）へのクロック信号の入力を阻止すれば、
その間マイクロプロセッサ（ＭＰ）は動作を停止するの
で、この停止期間にボートが次のコマンドを受は付ける
ような状態に回復することになり、プログラム上ではボ
ートの回復時間を意識する必要がなくなる。
なお上記実施例では、比較回路（ｃｐ）でボートを監視
することとしているが、その他のデバイスをも監視する
ように構成することは容易でありまた第１図の比較回路
（ＣＰ）と第３図のメモリ装置（Ｍ３）とを併用して両
方の目的を達成する装置を構成することも可能である。
することとしているが、その他のデバイスをも監視する
ように構成することは容易でありまた第１図の比較回路
（ＣＰ）と第３図のメモリ装置（Ｍ３）とを併用して両
方の目的を達成する装置を構成することも可能である。
［発明の効果］
この発明は以上説明したとおり、マイクロプロセッサ（
ＭＰ）のシステムバスの状態を監視し、ボートがアクセ
スされる場合、所定時間バスマスタにシステムバスを開
放させることとしたので、ボートの回復時間をとること
ができ、引き続いてボートがアクセスされても誤動作を
生じることがなくなるという効果がある。
ＭＰ）のシステムバスの状態を監視し、ボートがアクセ
スされる場合、所定時間バスマスタにシステムバスを開
放させることとしたので、ボートの回復時間をとること
ができ、引き続いてボートがアクセスされても誤動作を
生じることがなくなるという効果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示す出力ボート、入力ポートの動作を示す動
作タイムチャート、第３図は第］−図に示すタイマ回路
の動作を示す動作タイムチャート、第４図は従来の装置
の構成を示すブロック図、第５図は第４図に示すマイク
ロプロセッサの動作を示すフローチャート、第６図はア
ドレスの割り付けを示すメモリマツプ。 （ＭＰ）はマイクロプロセッサ、（ＡＤ）はアドレス信
号線、（ＳＴ）はバス状態信号線、（Ｐｌ）は出力ポー
ト、（Ｐ２）は入力ポート、（ＣＰ）は比較回路、（Ｔ
Ｍ）はタイマ回路。 なお、各図中同一符号は同−又は相当部分を示すものと
する。
は第１図に示す出力ボート、入力ポートの動作を示す動
作タイムチャート、第３図は第］−図に示すタイマ回路
の動作を示す動作タイムチャート、第４図は従来の装置
の構成を示すブロック図、第５図は第４図に示すマイク
ロプロセッサの動作を示すフローチャート、第６図はア
ドレスの割り付けを示すメモリマツプ。 （ＭＰ）はマイクロプロセッサ、（ＡＤ）はアドレス信
号線、（ＳＴ）はバス状態信号線、（Ｐｌ）は出力ポー
ト、（Ｐ２）は入力ポート、（ＣＰ）は比較回路、（Ｔ
Ｍ）はタイマ回路。 なお、各図中同一符号は同−又は相当部分を示すものと
する。
Claims (1)
- 【特許請求の範囲】 マイクロプロセッサを用いた制御装置に付属され、マイ
クロプロセッサのシステムバスの状態を監視して必要な
制御を行うマイクロプロセッサバス監視制御装置におい
て、 上記システムバスのうちのアドレス信号線上のアドレス
信号とバス状態信号線上の信号とを入力し、これらの信
号が予め設定された値に一致したとき一致信号を出力す
る比較回路、 この比較回路からの一致信号によりセットされ、セット
時点から予め設定した時間経過後にリセットされるタイ
マ回路、 このタイマ回路がセット状態にある期間、上記システム
バスを管理するバスマスタが上記システムバスを開放す
るよう制御する手段、 を備えたことを特徴とするマイクロプロセッサバス監視
制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135953A JPH01304560A (ja) | 1988-06-02 | 1988-06-02 | マイクロプロセッサバス監視制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63135953A JPH01304560A (ja) | 1988-06-02 | 1988-06-02 | マイクロプロセッサバス監視制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01304560A true JPH01304560A (ja) | 1989-12-08 |
Family
ID=15163701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135953A Pending JPH01304560A (ja) | 1988-06-02 | 1988-06-02 | マイクロプロセッサバス監視制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01304560A (ja) |
-
1988
- 1988-06-02 JP JP63135953A patent/JPH01304560A/ja active Pending
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