JPH0594975A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0594975A JPH0594975A JP25321791A JP25321791A JPH0594975A JP H0594975 A JPH0594975 A JP H0594975A JP 25321791 A JP25321791 A JP 25321791A JP 25321791 A JP25321791 A JP 25321791A JP H0594975 A JPH0594975 A JP H0594975A
- Authority
- JP
- Japan
- Prior art keywords
- film
- resist
- etching
- mask
- photoresist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】
【構成】 被エッチング膜である層間絶縁膜３上に、第
１レジスト膜６，ＳＯＧ膜７，第２レジスト膜８を順に
堆積し、前記第２レジストを用いて、前記ＳＯＧ膜７を
所定の形成に開口する。次に、該ＳＯＧ膜７をマスクと
して、Ｏ2プラズマエッチングにより、第１レジスト膜
６を等方性エッチングを行った後、ＲＩＥ法により、異
方性エッチングを行う。その後、該第１レジスト６をマ
スクとして、層間絶縁膜３を異方性エッチングする。 【効果】 第１レジストを異方性エッチングする量が減
少するため、アスペクト比が従来技術の場合に比べて減
少するため、よりエッチングレートの安定した、制御性
に優れた加工方法を提供できる。
１レジスト膜６，ＳＯＧ膜７，第２レジスト膜８を順に
堆積し、前記第２レジストを用いて、前記ＳＯＧ膜７を
所定の形成に開口する。次に、該ＳＯＧ膜７をマスクと
して、Ｏ2プラズマエッチングにより、第１レジスト膜
６を等方性エッチングを行った後、ＲＩＥ法により、異
方性エッチングを行う。その後、該第１レジスト６をマ
スクとして、層間絶縁膜３を異方性エッチングする。 【効果】 第１レジストを異方性エッチングする量が減
少するため、アスペクト比が従来技術の場合に比べて減
少するため、よりエッチングレートの安定した、制御性
に優れた加工方法を提供できる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造技
術、特にコンタクトホール形成等、絶縁膜のエッチング
技術に関するものである。
術、特にコンタクトホール形成等、絶縁膜のエッチング
技術に関するものである。
【０００２】
【従来の技術】図２は従来技術による、表面に凹凸を有
する層間絶縁膜におけるコンタクトホール形成工程を示
す。図２において、１はシリコン基板，２はゲート電
極，３は層間絶縁膜，４はフォトレジスト，５はコンタ
クトホール部を示す。層間絶縁膜３として、例えばＢＰ
ＳＧ膜が用いられている。
する層間絶縁膜におけるコンタクトホール形成工程を示
す。図２において、１はシリコン基板，２はゲート電
極，３は層間絶縁膜，４はフォトレジスト，５はコンタ
クトホール部を示す。層間絶縁膜３として、例えばＢＰ
ＳＧ膜が用いられている。
【０００３】次に、コンタクトホール形成工程について
説明する。
説明する。
【０００４】まず、シリコン基板１上に形成されたゲー
ト電極２により表面に凹凸を有する層間絶縁膜３上にフ
ォトレジスト４を塗布し、所定の部分に紫外線を照射す
る（図２（ａ））。次に、紫外線により照射された部分
のフォトレジスト４をアルカリ性現像液を用いて除去す
る（図２（ｂ））。次に、上記工程により形成されたフ
ォトレジストをマスクとして、反応性イオンエッチング
（ＲＩＥ）法により、層間絶縁膜３を異方性エッチング
し、コンタクトホール部５を形成する（図２（ｃ））。
ト電極２により表面に凹凸を有する層間絶縁膜３上にフ
ォトレジスト４を塗布し、所定の部分に紫外線を照射す
る（図２（ａ））。次に、紫外線により照射された部分
のフォトレジスト４をアルカリ性現像液を用いて除去す
る（図２（ｂ））。次に、上記工程により形成されたフ
ォトレジストをマスクとして、反応性イオンエッチング
（ＲＩＥ）法により、層間絶縁膜３を異方性エッチング
し、コンタクトホール部５を形成する（図２（ｃ））。
【０００５】
【発明が解決しようとする課題】上記エッチング工程に
おいて形成されたフォトマスクとして用いるフォトレジ
ストは、下地の層間絶縁膜３の凹凸に関係なく平坦に塗
布される（図２（ａ））。従って、例えばコンタクトホ
ール部５を開口しようとする場合は、フォトレジスト４
の膜厚がゲート電極２などの段差分だけ厚くなる。
おいて形成されたフォトマスクとして用いるフォトレジ
ストは、下地の層間絶縁膜３の凹凸に関係なく平坦に塗
布される（図２（ａ））。従って、例えばコンタクトホ
ール部５を開口しようとする場合は、フォトレジスト４
の膜厚がゲート電極２などの段差分だけ厚くなる。
【０００６】最近のデバイスは、高集積化に伴い、コン
タクトホール径は微細になり、逆に下地段差の増加によ
る層間絶縁膜３の表面の凹凸は大きくなり、そのため、
アスペクト比（（コンタクトホール部５のレジスト４の
膜厚＋層間絶縁膜３の膜厚）／（コンタクトホール
径））は大きくなる傾向にある。前記アスペクト比が約
２以上となるコンタクトホール部５をＲＩＥを用いて形
成する場合、反応性イオンであるラジカルがコンタクト
ホール部５内に進入することが困難となり、エッチング
レートの低下、ひいてはエッチングの進行の停止という
事態が生じるという問題点があった。
タクトホール径は微細になり、逆に下地段差の増加によ
る層間絶縁膜３の表面の凹凸は大きくなり、そのため、
アスペクト比（（コンタクトホール部５のレジスト４の
膜厚＋層間絶縁膜３の膜厚）／（コンタクトホール
径））は大きくなる傾向にある。前記アスペクト比が約
２以上となるコンタクトホール部５をＲＩＥを用いて形
成する場合、反応性イオンであるラジカルがコンタクト
ホール部５内に進入することが困難となり、エッチング
レートの低下、ひいてはエッチングの進行の停止という
事態が生じるという問題点があった。
【０００７】本発明は、アスペクト比をより小さくする
レジストマスクを用いたエッチング技術を提供すること
を目的とする。
レジストマスクを用いたエッチング技術を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、表面に凹凸を有する被エッチング膜をドライ
エッチングにより加工する工程を有する半導体装置の製
造方法において、上記被エッチング膜上にフォトレジス
トを塗布した後、該フォトレジスト上に所定の形状のマ
スクを形成する工程と、前記被エッチング膜表面が少な
くとも露出しない量のレジストの等方性エッチングを行
う工程と、該工程後、前記所定の形状のマスクを用い
て、前記被エッチング膜表面が露出するまでレジストの
異方性エッチングを行う工程と、上記工程により形成さ
れたフォトレジストマスクを用いて被エッチング膜をド
ライエッチングにより加工する工程を有することを特徴
とする。
造方法は、表面に凹凸を有する被エッチング膜をドライ
エッチングにより加工する工程を有する半導体装置の製
造方法において、上記被エッチング膜上にフォトレジス
トを塗布した後、該フォトレジスト上に所定の形状のマ
スクを形成する工程と、前記被エッチング膜表面が少な
くとも露出しない量のレジストの等方性エッチングを行
う工程と、該工程後、前記所定の形状のマスクを用い
て、前記被エッチング膜表面が露出するまでレジストの
異方性エッチングを行う工程と、上記工程により形成さ
れたフォトレジストマスクを用いて被エッチング膜をド
ライエッチングにより加工する工程を有することを特徴
とする。
【０００９】
【作用】上記本発明を用いることにより、異方性エッチ
ングが行われるフォトレジストの膜厚が薄くなるため、
アスペクト比が従来工程より小さくなる。
ングが行われるフォトレジストの膜厚が薄くなるため、
アスペクト比が従来工程より小さくなる。
【００１０】
【実施例】以下、一実施例に基づいて本発明を詳細に説
明する。
明する。
【００１１】図１は、本発明の一実施例の製造工程を示
す。図１において、１はシリコン基板，２はゲート電
極，３は層間絶縁膜，５はコンタクトホール部，６は第
１フォトレジスト，７はＳＯＧ膜，８は第２フォトレジ
ストを示す。ＳＯＧ膜７の他にＴｉＯ膜，プラズマＳｉ
Ｎ膜等低温でフォトレジストに堆積するものであれば実
施可能である。
す。図１において、１はシリコン基板，２はゲート電
極，３は層間絶縁膜，５はコンタクトホール部，６は第
１フォトレジスト，７はＳＯＧ膜，８は第２フォトレジ
ストを示す。ＳＯＧ膜７の他にＴｉＯ膜，プラズマＳｉ
Ｎ膜等低温でフォトレジストに堆積するものであれば実
施可能である。
【００１２】次に、本発明の一実施例の製造工程につい
て説明する。
て説明する。
【００１３】シリコン基板１上にゲート電極２を設け、
層間絶縁膜３を形成した後、第１レジスト６，ＳＯＧ膜
７及び第２レジスト８を順に形成する（図１（ａ））。
次に、紫外光露光を行い、適当なアルカリ性現像液によ
り、第２レジスト８を所望の形状に形成した後、該第２
レジストをマスクとして、ＳＯＧ膜７を反応性イオンエ
ッチング（ＲＩＥ）により開口する（図１（ｂ））。次
に、該ＳＯＧ膜７をマスクとして、第１レジスト膜６を
Ｏ2プラズマエッチングにより等方的にエッチングする
（図１（ｃ））。Ｏ2プラズマエッチングは、Ｏ2を流量
３０ｓｃｃｍで流し、圧力１００ｍＴｏｒｒ，電力５０
０Ｗの条件で行われ、第１レジスト６の最大膜厚の２０
％〜８０％をエッチングする。通常、第１レジスト６の
膜厚は２μｍ程度である。
層間絶縁膜３を形成した後、第１レジスト６，ＳＯＧ膜
７及び第２レジスト８を順に形成する（図１（ａ））。
次に、紫外光露光を行い、適当なアルカリ性現像液によ
り、第２レジスト８を所望の形状に形成した後、該第２
レジストをマスクとして、ＳＯＧ膜７を反応性イオンエ
ッチング（ＲＩＥ）により開口する（図１（ｂ））。次
に、該ＳＯＧ膜７をマスクとして、第１レジスト膜６を
Ｏ2プラズマエッチングにより等方的にエッチングする
（図１（ｃ））。Ｏ2プラズマエッチングは、Ｏ2を流量
３０ｓｃｃｍで流し、圧力１００ｍＴｏｒｒ，電力５０
０Ｗの条件で行われ、第１レジスト６の最大膜厚の２０
％〜８０％をエッチングする。通常、第１レジスト６の
膜厚は２μｍ程度である。
【００１４】また、この時、第２レジスト８も同時に除
去される。次に、前記ＳＯＧ膜７をマスクとして、第１
レジスト６の残りをＲＩＥにより異方性エッチングを行
い（図１（ｄ））、その後、該第１レジスト６をマスク
として、層間絶縁膜３をＣＨＦ3ガスを用いたＲＩＥに
より異方性エッチングし、コンタクトホール部５を形成
する（図１（ｅ））。
去される。次に、前記ＳＯＧ膜７をマスクとして、第１
レジスト６の残りをＲＩＥにより異方性エッチングを行
い（図１（ｄ））、その後、該第１レジスト６をマスク
として、層間絶縁膜３をＣＨＦ3ガスを用いたＲＩＥに
より異方性エッチングし、コンタクトホール部５を形成
する（図１（ｅ））。
【００１５】
【発明の効果】以上詳細に説明した様に、本発明を用い
ることにより、エッチングマスクとして三層構造のレジ
ストマスクを用いる場合に、等方性エッチングを行った
後に、異方性エッチングを行うことにより、異方性エッ
チングが行われる部分の深さを浅くすることができるた
め、アスペクト比を低減し、エッチングレートの安定し
た制御性に優れた加工方法を提供することが可能とな
る。
ることにより、エッチングマスクとして三層構造のレジ
ストマスクを用いる場合に、等方性エッチングを行った
後に、異方性エッチングを行うことにより、異方性エッ
チングが行われる部分の深さを浅くすることができるた
め、アスペクト比を低減し、エッチングレートの安定し
た制御性に優れた加工方法を提供することが可能とな
る。
【図１】本発明の一実施例の製造工程図である。
【図２】従来技術によるコンタクトホール部形成工程図
である。
である。
１ シリコン基板 ２ ゲート電極 ３ 層間絶縁膜 ６ 第１レジスト ７ ＳＯＧ膜 ８ 第２レジスト
Claims (1)
- 【請求項１】 表面に凹凸を有する被エッチング膜をド
ライエッチングにより加工する工程を有する半導体装置
の製造方法において、 上記被エッチング膜上にフォトレジストを塗布した後、
該フォトレジスト上に所定の形状のマスクを形成する工
程と、 前記被エッチング膜表面が少なくとも露出しない量のフ
ォトレジストの等方性エッチングを行う工程と、 該工程後、前記所定の形状のマスクを用いて、前記被エ
ッチング膜表面が露出するまでフォトレジストの異方性
エッチングを行う工程と、 上記工程により形成されたフォトレジストマスクを用い
て、前記被エッチング膜をドライエッチングにより加工
する工程とを有することを特徴とする、半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25321791A JPH0594975A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25321791A JPH0594975A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0594975A true JPH0594975A (ja) | 1993-04-16 |
Family
ID=17248192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25321791A Pending JPH0594975A (ja) | 1991-10-01 | 1991-10-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0594975A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733211B1 (ko) * | 2006-01-23 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9362106B2 (en) | 2012-06-08 | 2016-06-07 | Sony Corporation | Substrate processing method, substrate processing apparatus, and storage medium |
-
1991
- 1991-10-01 JP JP25321791A patent/JPH0594975A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100733211B1 (ko) * | 2006-01-23 | 2007-06-27 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US9362106B2 (en) | 2012-06-08 | 2016-06-07 | Sony Corporation | Substrate processing method, substrate processing apparatus, and storage medium |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6255022B1 (en) | Dry development process for a bi-layer resist system utilized to reduce microloading | |
| CN102239539B (zh) | 制造衬底的方法 | |
| JP3529849B2 (ja) | 半導体装置の製造方法 | |
| CN102239541B (zh) | 制造衬底的方法 | |
| JPH0573338B2 (ja) | ||
| JPH01290236A (ja) | 幅の広いトレンチを平坦化する方法 | |
| JPH02177355A (ja) | フォトレジストエッチバック技術を利用したトレンチキャパシタ形成方法 | |
| JP2007300125A (ja) | 半導体素子の微細パターンの形成方法 | |
| CN1050693C (zh) | 半导体器件薄膜的平面化方法 | |
| JPH0594975A (ja) | 半導体装置の製造方法 | |
| JP2006303403A (ja) | フラッシュメモリ素子の製造方法 | |
| CN109037040B (zh) | 提高双大马士革刻蚀次沟槽工艺窗口的方法 | |
| KR100596431B1 (ko) | 시릴레이션에 의한 표면 묘사공정을 이용한 패터닝방법 | |
| JP2000012538A (ja) | 半導体装置の製造方法 | |
| KR100356478B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| US6451706B1 (en) | Attenuation of reflecting lights by surface treatment | |
| KR100559641B1 (ko) | 산화막 하드 마스크를 이용한 서브 마이크론 패턴 형성방법 | |
| JP2002026020A (ja) | 半導体装置の製造方法 | |
| JP2004228258A (ja) | 半導体装置の製造方法 | |
| KR20020002682A (ko) | 반도체 소자의 제조방법 | |
| JP2001023981A (ja) | 半導体装置の製造方法 | |
| CN118610160A (zh) | 半导体工艺中接触孔的制作方法 | |
| KR100198645B1 (ko) | 반도체 소자의 패턴 방법 | |
| JPH0677182A (ja) | 凹凸のある絶縁膜の平坦化方法 | |
| JP2008124399A (ja) | 半導体装置の製造方法 |