JPH0595088A - 半導体装置 - Google Patents
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- JPH0595088A JPH0595088A JP4057471A JP5747192A JPH0595088A JP H0595088 A JPH0595088 A JP H0595088A JP 4057471 A JP4057471 A JP 4057471A JP 5747192 A JP5747192 A JP 5747192A JP H0595088 A JPH0595088 A JP H0595088A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 半導体単結晶層を絶縁性物質として用い、し
かも電子チャネルと正孔チャネルを有する電界効果トラ
ンジスタを備えた半導体装置を提供する。 【構成】 第１番目の単結晶シリコン層１０と、この上
に設けられ、この第１番目の単結晶シリコン層１０の電
子・正孔のいずれに対しても室温で０．２４ｅＶ以上の
障壁を有する絶縁ゲート物質としての単結晶ＡｌＰ層２
０と、この上のゲート電極３２と、ソース１２，ドレイ
ン１３とを設けて絶縁ゲート形電界効果トランジスタと
したことを特徴としている。
かも電子チャネルと正孔チャネルを有する電界効果トラ
ンジスタを備えた半導体装置を提供する。 【構成】 第１番目の単結晶シリコン層１０と、この上
に設けられ、この第１番目の単結晶シリコン層１０の電
子・正孔のいずれに対しても室温で０．２４ｅＶ以上の
障壁を有する絶縁ゲート物質としての単結晶ＡｌＰ層２
０と、この上のゲート電極３２と、ソース１２，ドレイ
ン１３とを設けて絶縁ゲート形電界効果トランジスタと
したことを特徴としている。
Description
【０００１】
【産業上の利用分野】本発明は、エネルギー禁止帯幅の
小さな第１の半導体単結晶領域上に、電子・正孔のいず
れに対しても障壁を有する第２の半導体単結晶層をゲー
ト領域に用いた電子チャネルを有する電界効果トランジ
スタと、正孔チャネルを有する電界効果トランジスタと
を形成した半導体装置に関するものである。
小さな第１の半導体単結晶領域上に、電子・正孔のいず
れに対しても障壁を有する第２の半導体単結晶層をゲー
ト領域に用いた電子チャネルを有する電界効果トランジ
スタと、正孔チャネルを有する電界効果トランジスタと
を形成した半導体装置に関するものである。
【０００２】従来、ＧａＡｓ上にＧａＮを形成して、比
較的禁止帯幅の小さい化合物半導体（ＧａＡｓ，Ｅｇ＝
１．４３ｅＶ）の上へ禁止帯幅の大きい結晶性の化合部
半導体（ＧａＮ，Ｅｇ＝３．４ｅＶ，ＡｌＮ，ＢＮ）を
成長させ、それをゲート絶縁膜に使用するアイデアは開
示されている（特開昭５１−６１２６５号公報参照）
が、ＧａＮが単結晶となるか、また、基板，チャネル，
ソース，ドレインのすべてに対して電位障壁を形成する
か明らかではなかった。
較的禁止帯幅の小さい化合物半導体（ＧａＡｓ，Ｅｇ＝
１．４３ｅＶ）の上へ禁止帯幅の大きい結晶性の化合部
半導体（ＧａＮ，Ｅｇ＝３．４ｅＶ，ＡｌＮ，ＢＮ）を
成長させ、それをゲート絶縁膜に使用するアイデアは開
示されている（特開昭５１−６１２６５号公報参照）
が、ＧａＮが単結晶となるか、また、基板，チャネル，
ソース，ドレインのすべてに対して電位障壁を形成する
か明らかではなかった。
【０００３】
【発明が解決しようとする課題】ゲート絶縁膜として結
晶半導体を用いる場合、禁止帯幅が大きければ確かに高
抵抗となるが、一旦、基板またはチャネルまたはソース
・ドレインからキャリアの注入が生ずると、禁止帯幅の
大きい半導体も絶縁性を失い、大きな電流が流れるとい
う問題点があることが従来の開示では明らかにされてい
なかった。このような問題は、禁止帯幅の大きい半導体
が正孔または電子のいずれに対しても有意の電位障壁を
有していないときに生ずる。
晶半導体を用いる場合、禁止帯幅が大きければ確かに高
抵抗となるが、一旦、基板またはチャネルまたはソース
・ドレインからキャリアの注入が生ずると、禁止帯幅の
大きい半導体も絶縁性を失い、大きな電流が流れるとい
う問題点があることが従来の開示では明らかにされてい
なかった。このような問題は、禁止帯幅の大きい半導体
が正孔または電子のいずれに対しても有意の電位障壁を
有していないときに生ずる。
【０００４】本発明は、半導体単結晶層を絶縁性物質と
して用い、しかも電子チャネルと正孔チャネルを有する
電界効果トランジスタを備えた半導体装置を提供するこ
とを目的とする。
して用い、しかも電子チャネルと正孔チャネルを有する
電界効果トランジスタを備えた半導体装置を提供するこ
とを目的とする。
【０００５】
【課題を解決するための手段】本発明にかかる半導体装
置は、第１の半導体単結晶層と、第１の半導体単結晶層
上に設けられ、この第１の半導体単結晶領域の電子・正
孔のいずれに対しても室温で０．２４ｅＶ以上の障壁を
有する第２の半導体単結晶層と、第２の半導体単結晶層
上に設けられ、所定の平面形状を有する金属または半導
体の導電層と、導電層の端部近傍の第１の半導体単結晶
層表面に設けられた低抵抗領域とから少なくとも構成さ
れた電子チャネルを有する電界効果トランジスタと、正
孔チャネルを有する電界効果トランジスタとを形成した
ものである。
置は、第１の半導体単結晶層と、第１の半導体単結晶層
上に設けられ、この第１の半導体単結晶領域の電子・正
孔のいずれに対しても室温で０．２４ｅＶ以上の障壁を
有する第２の半導体単結晶層と、第２の半導体単結晶層
上に設けられ、所定の平面形状を有する金属または半導
体の導電層と、導電層の端部近傍の第１の半導体単結晶
層表面に設けられた低抵抗領域とから少なくとも構成さ
れた電子チャネルを有する電界効果トランジスタと、正
孔チャネルを有する電界効果トランジスタとを形成した
ものである。
【０００６】また、第２の半導体単結晶層は、第３の単
結晶層を埋設したものである。さらに第２の半導体単結
晶層は、その上に単結晶配線を具備したものである。
結晶層を埋設したものである。さらに第２の半導体単結
晶層は、その上に単結晶配線を具備したものである。
【０００７】
【作用】本発明では、第１の半導体単結晶層上に、この
第１の半導体単結晶層の電子・正孔のいずれに対しても
ポテンシャル障壁を有する第２の半導体単結晶層を成長
させ、これを第１の半導体単結晶層に作られるｎチャネ
ル，ｐチャネル絶縁ゲート電界効果トランジスタのいず
れに対しても絶縁性ゲート膜として用いることによって
同一基板上へこの構造を有するｎチャネル，ｐチャネル
電界効果トランジスタを設けており、第１または第２の
半導体単結晶層をこの上に順次交互に所要数備え、多層
構造にしている。
第１の半導体単結晶層の電子・正孔のいずれに対しても
ポテンシャル障壁を有する第２の半導体単結晶層を成長
させ、これを第１の半導体単結晶層に作られるｎチャネ
ル，ｐチャネル絶縁ゲート電界効果トランジスタのいず
れに対しても絶縁性ゲート膜として用いることによって
同一基板上へこの構造を有するｎチャネル，ｐチャネル
電界効果トランジスタを設けており、第１または第２の
半導体単結晶層をこの上に順次交互に所要数備え、多層
構造にしている。
【０００８】この場合、ここで述べた第１の半導体単結
晶層を基板として使用してもよいし、第１の半導体単結
晶層が、第２の半導体単結晶層と同じ半導体単結晶基板
上に構成された半導体単結晶であってもよい。
晶層を基板として使用してもよいし、第１の半導体単結
晶層が、第２の半導体単結晶層と同じ半導体単結晶基板
上に構成された半導体単結晶であってもよい。
【０００９】半導体単結晶中のキャリア濃度ｎi は、真
性半導体の場合は、
性半導体の場合は、
【００１０】
【数１】 で与えられる。ここでＮｃ，Ｎｖは伝導帯、価電子帯の
状態密度、Ｅｇは禁止帯幅、Ｋはボルツマン定数、Ｔは
絶対温度である。すなわち、半導体単結晶層のキャリア
濃度はその半導体単結晶層の禁止帯幅Ｅｇに大きく依存
する。
状態密度、Ｅｇは禁止帯幅、Ｋはボルツマン定数、Ｔは
絶対温度である。すなわち、半導体単結晶層のキャリア
濃度はその半導体単結晶層の禁止帯幅Ｅｇに大きく依存
する。
【００１１】したがって、禁止帯幅Ｅｇの小さな第１の
半導体単結晶層に対して、その第１の半導体単結晶層の
電子・正孔のいずれのキャリアに対してもポテンシャル
障壁を有する禁止帯幅Ｅｇの大きな第２の半導体単結晶
層を見れば電子・正孔のいずれのキャリアに対しても電
気的に絶縁性物質と見なすことができる。
半導体単結晶層に対して、その第１の半導体単結晶層の
電子・正孔のいずれのキャリアに対してもポテンシャル
障壁を有する禁止帯幅Ｅｇの大きな第２の半導体単結晶
層を見れば電子・正孔のいずれのキャリアに対しても電
気的に絶縁性物質と見なすことができる。
【００１２】絶縁ゲート形電界効果トランジスタでは、
ゲート電極から電気信号を印加し、その下の絶縁性ゲー
ト膜を介して絶縁性ゲート下の第１の半導体単結晶層表
面に電界誘起されるキャリア量を制御し、ソース，ドレ
イン間に流れる電流を制御するデバイスである。この種
のデバイスの主要構成要素になっているゲート領域の絶
縁性ゲート物質として、上で述べた理由によりソース，
ドレイン，チャネルが形成される第１の半導体単結晶層
に対して、電子・正孔のいずれに対しても障壁を有する
第２の半導体単結晶層を用いることが必須である。
ゲート電極から電気信号を印加し、その下の絶縁性ゲー
ト膜を介して絶縁性ゲート下の第１の半導体単結晶層表
面に電界誘起されるキャリア量を制御し、ソース，ドレ
イン間に流れる電流を制御するデバイスである。この種
のデバイスの主要構成要素になっているゲート領域の絶
縁性ゲート物質として、上で述べた理由によりソース，
ドレイン，チャネルが形成される第１の半導体単結晶層
に対して、電子・正孔のいずれに対しても障壁を有する
第２の半導体単結晶層を用いることが必須である。
【００１３】すなわち、第２の半導体単結晶層は、第１
の半導体単結晶層がｎ形であってもｐ形であっても高抵
抗にすることができ、かつ電子および正孔のいずれに対
しても第２の半導体単結晶層に接する第１の半導体単結
晶層表面に反転層を形成することができるので、ｎチャ
ネル，ｐチャネルのいずれの絶縁ゲート形電界効果トラ
ンジスタをも構成できることになる。
の半導体単結晶層がｎ形であってもｐ形であっても高抵
抗にすることができ、かつ電子および正孔のいずれに対
しても第２の半導体単結晶層に接する第１の半導体単結
晶層表面に反転層を形成することができるので、ｎチャ
ネル，ｐチャネルのいずれの絶縁ゲート形電界効果トラ
ンジスタをも構成できることになる。
【００１４】さらに後述の実施例にも示されているよう
に、前記第２の半導体単結晶層で構成された絶縁ゲート
膜内に、第３の単結晶層を埋設することにより広い意味
での不揮発性メモリを実現することができる。この場
合、第２の半導体単結晶層が前記第３の結晶層との間に
正孔に対しても電子に対しても障壁を有する組合せを選
ぶことにより、さらに正の電荷も負の電荷も第３の単結
晶層からなるフローティングゲートに蓄積することがで
きる。
に、前記第２の半導体単結晶層で構成された絶縁ゲート
膜内に、第３の単結晶層を埋設することにより広い意味
での不揮発性メモリを実現することができる。この場
合、第２の半導体単結晶層が前記第３の結晶層との間に
正孔に対しても電子に対しても障壁を有する組合せを選
ぶことにより、さらに正の電荷も負の電荷も第３の単結
晶層からなるフローティングゲートに蓄積することがで
きる。
【００１５】上記の場合、第１の半導体単結晶層のいず
れの伝導形の抵抗率に対しても、第２の半導体単結晶層
の抵抗率が十分大きくなることが好ましい。
れの伝導形の抵抗率に対しても、第２の半導体単結晶層
の抵抗率が十分大きくなることが好ましい。
【００１６】ところで、この抵抗率に対してどの程度の
大きさが必要かということは、素子設計上の問題であ
り、設計に要請される使用温度，使用電圧などの境界条
件に依存する。しかし、一応の目安として、第１の半導
体単結晶層が真性半導体単結晶の場合の抵抗率より４け
た以上高いことが必要と考えると、第２の半導体単結晶
層は室温で第１の半導体単結晶層の電子・正孔のいずれ
に対してもポテンシャル障壁が０．２４ｅＶ以上あるこ
とが要求される。（もちろん、室温以下の低温では、絶
対温度に比例してこの条件は緩和されることになる。）
大きさが必要かということは、素子設計上の問題であ
り、設計に要請される使用温度，使用電圧などの境界条
件に依存する。しかし、一応の目安として、第１の半導
体単結晶層が真性半導体単結晶の場合の抵抗率より４け
た以上高いことが必要と考えると、第２の半導体単結晶
層は室温で第１の半導体単結晶層の電子・正孔のいずれ
に対してもポテンシャル障壁が０．２４ｅＶ以上あるこ
とが要求される。（もちろん、室温以下の低温では、絶
対温度に比例してこの条件は緩和されることになる。）
【００１７】
【実施例】本発明は、上記したような事実を基本的な事
項としてなされたもので、その一例として、以下Ｓｉと
ＡｌＰの２つの物質を例にとって説明する。１つの半導
体に異なる半導体をエピタキャル成長させるために、格
子定数が同じかあるいは極めて近いことが要求される。
項としてなされたもので、その一例として、以下Ｓｉと
ＡｌＰの２つの物質を例にとって説明する。１つの半導
体に異なる半導体をエピタキャル成長させるために、格
子定数が同じかあるいは極めて近いことが要求される。
【００１８】例えばＡｌＰの格子定数は５．４６Åであ
り、Ｓｉの格子定数５．４３Åとよくマッチングし、分
子線エピタキシー（ＭＢＥ），開管蒸気輸送法（気相成
長法）等で、単結晶成長させることができる。また、Ａ
ｌＰの室温での禁止帯幅は２．４５ｅＶと大きい。
り、Ｓｉの格子定数５．４３Åとよくマッチングし、分
子線エピタキシー（ＭＢＥ），開管蒸気輸送法（気相成
長法）等で、単結晶成長させることができる。また、Ａ
ｌＰの室温での禁止帯幅は２．４５ｅＶと大きい。
【００１９】ＡｌＰの電子親和力の正確な値は知られて
いないが、Ｒeid らのデータ(J.Electrochemical Soc.V
ol.113,No5,pp.467 〜469,1966) から、室温で禁止帯幅
１．１ｅＶのＳｉとＡｌＰのエネルギーバンド図は、Ｃ
Ｂを伝導帯、ＶＢを価電子帯、ＦＢを禁止帯で示すと、
図１のように考えられる。
いないが、Ｒeid らのデータ(J.Electrochemical Soc.V
ol.113,No5,pp.467 〜469,1966) から、室温で禁止帯幅
１．１ｅＶのＳｉとＡｌＰのエネルギーバンド図は、Ｃ
Ｂを伝導帯、ＶＢを価電子帯、ＦＢを禁止帯で示すと、
図１のように考えられる。
【００２０】このエネルギーバンド図からＡｌＰ層はＳ
ｉの電子および正孔に対しても大きなポテンシャル障壁
を持ち、Ｓｉに対して低電界では電子・正孔のいずれに
対しても電気的に絶縁性物質と見なすことができる。
ｉの電子および正孔に対しても大きなポテンシャル障壁
を持ち、Ｓｉに対して低電界では電子・正孔のいずれに
対しても電気的に絶縁性物質と見なすことができる。
【００２１】したがって、ＡｌＰ単結晶層をゲート領域
の絶縁性ゲート物質として絶縁ゲート形電界効果トラン
ジスタを作ることができる。これを図示したものが図２
の第１の実施例である。絶縁ゲート形電界効果トランジ
スタでは、ソース，ドレイン領域とチャネル形成部では
異なる導電形の半導体が用いられる。すなわち、ｐ形，
ｎ形両タイプの半導体が用いられるのが普通であるが、
ゲート電極とソース，ドレインとは若干のオーバーラッ
プがあることを考えると、ＡｌＰがＳｉに対して電子・
正孔のいずれかに対しても障壁を有することはデバイス
構成上極めて重要な要件である。例えばどちらか一方の
キャリアに対してしか障壁性がない場合には、そのキャ
リアがチャネルを形成するデバイスに限られ、かつゲー
ト電圧範囲もチャネルが形成される電圧と逆極性の場合
は、他方のキャリアがゲートを流れてしまうため、制限
されるのに対して第１の実施例の場合には、これらのい
ずれの制限もない。
の絶縁性ゲート物質として絶縁ゲート形電界効果トラン
ジスタを作ることができる。これを図示したものが図２
の第１の実施例である。絶縁ゲート形電界効果トランジ
スタでは、ソース，ドレイン領域とチャネル形成部では
異なる導電形の半導体が用いられる。すなわち、ｐ形，
ｎ形両タイプの半導体が用いられるのが普通であるが、
ゲート電極とソース，ドレインとは若干のオーバーラッ
プがあることを考えると、ＡｌＰがＳｉに対して電子・
正孔のいずれかに対しても障壁を有することはデバイス
構成上極めて重要な要件である。例えばどちらか一方の
キャリアに対してしか障壁性がない場合には、そのキャ
リアがチャネルを形成するデバイスに限られ、かつゲー
ト電圧範囲もチャネルが形成される電圧と逆極性の場合
は、他方のキャリアがゲートを流れてしまうため、制限
されるのに対して第１の実施例の場合には、これらのい
ずれの制限もない。
【００２２】図２は本発明の第１の実施例を示すもの
で、第１番目の単結晶シリコン層１０上に形成した単結
晶のＡｌＰ層２０を電気的に絶縁性ゲート物質として第
１番目の単結晶シリコン層１０内にソース１２，ドレイ
ン１３を設け、チャネル領域上に金属または高ドープシ
リコンのゲート電極３２を形成したＦＥＴ構造を示す。
で、第１番目の単結晶シリコン層１０上に形成した単結
晶のＡｌＰ層２０を電気的に絶縁性ゲート物質として第
１番目の単結晶シリコン層１０内にソース１２，ドレイ
ン１３を設け、チャネル領域上に金属または高ドープシ
リコンのゲート電極３２を形成したＦＥＴ構造を示す。
【００２３】また、図３は本発明の第２の実施例を示す
もので、図２に示す第１の実施例において、ゲート電極
３２の下の単結晶ＡｌＰ層２０中に単結晶シリコン層
を、第１番目の単結晶シリコン層１０に触れることなく
形成してフローティングゲート電極２３としたもので、
これにより不揮発性半導体メモリを作ることができる。
なお、単結晶ＡｌＰ層２０上にシリコンを単結晶成長さ
せることができるので、図２，図３に示したＦＥＴ構造
のゲート電極３２は、単結晶シリコンで形成できる。
もので、図２に示す第１の実施例において、ゲート電極
３２の下の単結晶ＡｌＰ層２０中に単結晶シリコン層
を、第１番目の単結晶シリコン層１０に触れることなく
形成してフローティングゲート電極２３としたもので、
これにより不揮発性半導体メモリを作ることができる。
なお、単結晶ＡｌＰ層２０上にシリコンを単結晶成長さ
せることができるので、図２，図３に示したＦＥＴ構造
のゲート電極３２は、単結晶シリコンで形成できる。
【００２４】以上の実施例から明らかなように、絶縁性
ゲート物質として用いた第１の半導体単結晶層に対し
て、電子・正孔のいずれに対しても障壁を有する第２の
半導体単結晶層は、素子間分離の電気的分離層として用
いることもできる利点もある。
ゲート物質として用いた第１の半導体単結晶層に対し
て、電子・正孔のいずれに対しても障壁を有する第２の
半導体単結晶層は、素子間分離の電気的分離層として用
いることもできる利点もある。
【００２５】したがって、図４の第３の実施例に示すよ
うに、第２番目の単結晶シリコン層３０中にソース３
３，ドレイン３４を有するＦＥＴ構造もすべて単結晶に
よってこの発明により容易に実現できる。さらに、ゲー
ト電極３２は、単結晶ＡｌＰ層２０1 中に埋め込まれた
構造にしてシリコン活性層から分離した構成にすること
もでき、それを示す第４の実施例が図５である。
うに、第２番目の単結晶シリコン層３０中にソース３
３，ドレイン３４を有するＦＥＴ構造もすべて単結晶に
よってこの発明により容易に実現できる。さらに、ゲー
ト電極３２は、単結晶ＡｌＰ層２０1 中に埋め込まれた
構造にしてシリコン活性層から分離した構成にすること
もでき、それを示す第４の実施例が図５である。
【００２６】ＦＥＴ構造のゲートに限らず、単結晶Ａｌ
Ｐ層２０1 上にシリコンが単結晶成長できることを利用
すれば、図６の第５の実施例に示すように、単結晶Ａｌ
Ｐ層２０1 （２０2 ）上にシリコン単結晶で配線部分３
５を形成することができ、さらに、配線自身が単結晶で
あるので、配線後さらにその上に第２番目の単結晶シリ
コン層３０ないしはＡｌＰ層２０2 を単結晶成長させ
て、多層でデバイスを形成することも容易に実現でき
る。
Ｐ層２０1 上にシリコンが単結晶成長できることを利用
すれば、図６の第５の実施例に示すように、単結晶Ａｌ
Ｐ層２０1 （２０2 ）上にシリコン単結晶で配線部分３
５を形成することができ、さらに、配線自身が単結晶で
あるので、配線後さらにその上に第２番目の単結晶シリ
コン層３０ないしはＡｌＰ層２０2 を単結晶成長させ
て、多層でデバイスを形成することも容易に実現でき
る。
【００２７】すなわち、本発明により、半導体活性部，
絶縁部，伝導部をすべて単結晶で形成できるので、何層
でも任意に集積回路ないしは半導体デバイスを形成する
ことが可能となる。
絶縁部，伝導部をすべて単結晶で形成できるので、何層
でも任意に集積回路ないしは半導体デバイスを形成する
ことが可能となる。
【００２８】以上述べた本発明の各実施例において、活
性層として用いる第１の半導体単結晶層の電子・正孔の
いずれに対してもポテンシャル障壁を有する第２の半導
体単結晶層を絶縁ゲート物質として用いることは重要な
点である。すなわち、通常の半導体デバイスはｐ形，ｎ
形伝導部の組み合せにより構成されるのが普通である
が、本発明の半導体装置では、第２の半導体単結晶層が
第１の半導体単結晶層の電子・正孔のいずれに対しても
絶縁層として機能するような組み合せで構成されている
ので、第１の半導体単結晶層の相補形集積回路あるいは
半導体デバイスの構成に当って第２の半導体単結晶層は
何の制約も与えないからである。
性層として用いる第１の半導体単結晶層の電子・正孔の
いずれに対してもポテンシャル障壁を有する第２の半導
体単結晶層を絶縁ゲート物質として用いることは重要な
点である。すなわち、通常の半導体デバイスはｐ形，ｎ
形伝導部の組み合せにより構成されるのが普通である
が、本発明の半導体装置では、第２の半導体単結晶層が
第１の半導体単結晶層の電子・正孔のいずれに対しても
絶縁層として機能するような組み合せで構成されている
ので、第１の半導体単結晶層の相補形集積回路あるいは
半導体デバイスの構成に当って第２の半導体単結晶層は
何の制約も与えないからである。
【００２９】なお、以上の説明では、第１の半導体単結
晶層の電子・正孔のいずれに対しても障壁を有する第２
の半導体単結晶層は第１の単結晶半導体がＳｉのときＡ
ｌＰを具体例としたが、ＣｕＧａx Ａｌ1-x （Ｓy Ｓｅ
1-y ）2 等の混晶の中からも第２の半導体単結晶層とし
て用いられるものが見い出せる。
晶層の電子・正孔のいずれに対しても障壁を有する第２
の半導体単結晶層は第１の単結晶半導体がＳｉのときＡ
ｌＰを具体例としたが、ＣｕＧａx Ａｌ1-x （Ｓy Ｓｅ
1-y ）2 等の混晶の中からも第２の半導体単結晶層とし
て用いられるものが見い出せる。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
１つの第１の半導体単結晶層から見て、電子に対しても
正孔に対しても室温で０．２４ｅＶ以上の障壁を有する
禁止帯幅の大きな第２の半導体単結晶層を電子・正孔の
いずれに対しても電気的に絶縁性ゲート物質として用い
ることによってＦＥＴが実現できるばかりでなく、第１
の半導体単結晶層と、この表面に設けられた第１の半導
体単結晶層と反対の導電形の低抵抗領域の双方に対し
て、絶縁性層として作用するため、第１の半導体単結晶
層と第２の半導体単結晶層との界面が乱されることがな
く、電界効果素子の動作が保障される。さらに、この絶
縁性ゲート物質は第１の半導体単結晶層の構成に何らの
制約を与えないという利点を有する。さらに、３次元的
な多層構造もこの発明により可能となる。
１つの第１の半導体単結晶層から見て、電子に対しても
正孔に対しても室温で０．２４ｅＶ以上の障壁を有する
禁止帯幅の大きな第２の半導体単結晶層を電子・正孔の
いずれに対しても電気的に絶縁性ゲート物質として用い
ることによってＦＥＴが実現できるばかりでなく、第１
の半導体単結晶層と、この表面に設けられた第１の半導
体単結晶層と反対の導電形の低抵抗領域の双方に対し
て、絶縁性層として作用するため、第１の半導体単結晶
層と第２の半導体単結晶層との界面が乱されることがな
く、電界効果素子の動作が保障される。さらに、この絶
縁性ゲート物質は第１の半導体単結晶層の構成に何らの
制約を与えないという利点を有する。さらに、３次元的
な多層構造もこの発明により可能となる。
【００３１】また、第２の半導体単結晶層に第３の単結
晶層を埋設できるので、不揮発性半導体メモリを作るこ
とができ、また、第２の半導体単結晶上には単結晶配線
を設けることができるので、すべて単結晶成長により製
造できる利点がある。
晶層を埋設できるので、不揮発性半導体メモリを作るこ
とができ、また、第２の半導体単結晶上には単結晶配線
を設けることができるので、すべて単結晶成長により製
造できる利点がある。
【図１】本発明の原理を説明するエネルギーバンド図で
ある。
ある。
【図２】本発明の第１の実施例を示す断面図である。
【図３】本発明の第２の実施例を示す断面図である。
【図４】本発明の第３の実施例を示す断面図である。
【図５】本発明の第４の実施例を示す断面図である。
【図６】本発明の第５の実施例を示す断面図である。
１０ 第１番目の単結晶シリコン層 １１ デバイス ２０ 単結晶ＡｌＰ層 ２１ 結合領域 ３０ 第２番目の単結晶シリコン層 ３１ シリコン集積回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 永井 清子 茨城県つくば市梅園１丁目１番４ 電子技 術総合研究所内 (72)発明者 川浪 仁志 茨城県つくば市梅園１丁目１番４ 電子技 術総合研究所内
Claims (3)
- 【請求項１】 第１の半導体単結晶層と、該第１の半導
体単結晶層上に設けられ、この第１の半導体単結晶領域
の電子・正孔のいずれに対しても室温で０．２４ｅＶ以
上の障壁を有する第２の半導体単結晶層と、該第２の半
導体単結晶層上に設けられ、所定の平面形状を有する金
属または半導体の導電層と、該導電層の端部近傍の第１
の半導体単結晶層表面に設けられた低抵抗領域とから少
なくとも構成された電子チャネルを有する電界効果トラ
ンジスタと、正孔チャネルを有する電界効果トランジス
タとを形成したことを特徴とする半導体装置。 - 【請求項２】 第２の半導体単結晶層は、第３の単結晶
層を埋設していることを特徴とする請求項１項記載の半
導体装置。 - 【請求項３】 第２の半導体単結晶層は、その上に設け
られた単結晶配線を少なくとも具備することを特徴とす
る請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057471A JP2517863B2 (ja) | 1992-02-10 | 1992-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4057471A JP2517863B2 (ja) | 1992-02-10 | 1992-02-10 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57209075A Division JPS5999754A (ja) | 1982-11-29 | 1982-11-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595088A true JPH0595088A (ja) | 1993-04-16 |
| JP2517863B2 JP2517863B2 (ja) | 1996-07-24 |
Family
ID=13056617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4057471A Expired - Lifetime JP2517863B2 (ja) | 1992-02-10 | 1992-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2517863B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492488A (ja) * | 1972-04-19 | 1974-01-10 | ||
| JPS5161265A (en) * | 1974-11-25 | 1976-05-27 | Handotai Kenkyu Shinkokai | 335 zokukagobutsuhandotaisoshi |
| JPS58170069A (ja) * | 1982-03-31 | 1983-10-06 | Nippon Telegr & Teleph Corp <Ntt> | ３−ｖ族化合物半導体装置 |
-
1992
- 1992-02-10 JP JP4057471A patent/JP2517863B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS492488A (ja) * | 1972-04-19 | 1974-01-10 | ||
| JPS5161265A (en) * | 1974-11-25 | 1976-05-27 | Handotai Kenkyu Shinkokai | 335 zokukagobutsuhandotaisoshi |
| JPS58170069A (ja) * | 1982-03-31 | 1983-10-06 | Nippon Telegr & Teleph Corp <Ntt> | ３−ｖ族化合物半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2517863B2 (ja) | 1996-07-24 |
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