JPH0595089A - Ｍｏｓ集積回路 - Google Patents
Ｍｏｓ集積回路Info
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- JPH0595089A JPH0595089A JP3253645A JP25364591A JPH0595089A JP H0595089 A JPH0595089 A JP H0595089A JP 3253645 A JP3253645 A JP 3253645A JP 25364591 A JP25364591 A JP 25364591A JP H0595089 A JPH0595089 A JP H0595089A
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- clocked inverter
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- 240000007594 Oryza sativa Species 0.000 description 1
- 235000007164 Oryza sativa Nutrition 0.000 description 1
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- 239000003990 capacitor Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 235000009566 rice Nutrition 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ集積回路のトライステ―ト出力部に
おいて、各素子間の電気的特性のマッチングが容易な回
路構成を得ることである。 【構成】 イネ―ブル端子ＥＮが論理値“１”のときに
は、クロックドインバ―タＣＩ１およびＣＩ２がインバ
ータとして機能し、トランジスタＰ１３およびＮ２３は
オフ状態となる。したがって、トランジスタＰ０１およ
びＮ０１で構成される出力回路はインバータとして機能
し、入力端子ＩＮの入力信号を反転した信号が出力端子
ＯＵＴに出力される。イネ―ブル端子ＥＮが論理値
“０”のときには、クロックドインバ―タＣＩ１および
ＣＩ２の出力はハイインピ―ダンス状態となり、トラン
ジスタＰ１３およびＮ２３はオン状態となる。したがっ
て、トランジスタＰ０１およびＮ０１はオフ状態とな
り、出力端子ＯＵＴはハイインピ―ダンス状態となる。
おいて、各素子間の電気的特性のマッチングが容易な回
路構成を得ることである。 【構成】 イネ―ブル端子ＥＮが論理値“１”のときに
は、クロックドインバ―タＣＩ１およびＣＩ２がインバ
ータとして機能し、トランジスタＰ１３およびＮ２３は
オフ状態となる。したがって、トランジスタＰ０１およ
びＮ０１で構成される出力回路はインバータとして機能
し、入力端子ＩＮの入力信号を反転した信号が出力端子
ＯＵＴに出力される。イネ―ブル端子ＥＮが論理値
“０”のときには、クロックドインバ―タＣＩ１および
ＣＩ２の出力はハイインピ―ダンス状態となり、トラン
ジスタＰ１３およびＮ２３はオン状態となる。したがっ
て、トランジスタＰ０１およびＮ０１はオフ状態とな
り、出力端子ＯＵＴはハイインピ―ダンス状態となる。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ集積回路に関す
る。
る。
【０００２】
【従来の技術】図７は、従来例を示した電気回路図であ
り、ＣＭＯＳ集積回路におけるトライステ―ト出力部を
示したものである。
り、ＣＭＯＳ集積回路におけるトライステ―ト出力部を
示したものである。
【０００３】図７に示した回路は、インバ―タＩＶ１Ａ
およびＩＶ２Ａ、ＰチャネルＭＯＳトランジスタＰ１、
Ｐ２およびＮチャネルＭＯＳトランジスタＮ３、Ｎ４か
らなるナンド回路ＮＡＮＤ、ＮチャネルＭＯＳトランジ
スタＮ１、Ｎ２およびＰチャネルＭＯＳトランジスタＰ
３、Ｐ４からなるノア回路ＮＯＲ、ＰチャネルＭＯＳト
ランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ
５からなる出力回路により構成されている。ＩＮＡはイ
ンバ―タＩＶ１Ａの入力端子、ＯＵＴＡはトライステ―
ト出力の出力端子、ＥＮＡはトライステ―ト出力の出力
状態を制御するイネ―ブル端子である。
およびＩＶ２Ａ、ＰチャネルＭＯＳトランジスタＰ１、
Ｐ２およびＮチャネルＭＯＳトランジスタＮ３、Ｎ４か
らなるナンド回路ＮＡＮＤ、ＮチャネルＭＯＳトランジ
スタＮ１、Ｎ２およびＰチャネルＭＯＳトランジスタＰ
３、Ｐ４からなるノア回路ＮＯＲ、ＰチャネルＭＯＳト
ランジスタＰ５およびＮチャネルＭＯＳトランジスタＮ
５からなる出力回路により構成されている。ＩＮＡはイ
ンバ―タＩＶ１Ａの入力端子、ＯＵＴＡはトライステ―
ト出力の出力端子、ＥＮＡはトライステ―ト出力の出力
状態を制御するイネ―ブル端子である。
【０００４】イネ―ブル端子ＥＮＡからの信号が論理値
“１”のときの動作は以下の通りである。入力端子ＩＮ
Ａに印加される入力信号は、インバ―タＩＶ１Ａ、ナン
ド回路ＮＡＮＤおよびノア回路ＮＯＲで順次反転され、
ＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭ
ＯＳトランジスタＮ５の各ゲ―トに入力される。そし
て、ＰチャネルＭＯＳトランジスタＰ５またはＮチャネ
ルＭＯＳトランジスタＮ５のいずれか一方がオン状態と
なる。その結果、入力端子ＩＮＡに印加される入力信号
を反転した信号が出力端子ＯＵＴＡに出力される。
“１”のときの動作は以下の通りである。入力端子ＩＮ
Ａに印加される入力信号は、インバ―タＩＶ１Ａ、ナン
ド回路ＮＡＮＤおよびノア回路ＮＯＲで順次反転され、
ＰチャネルＭＯＳトランジスタＰ５およびＮチャネルＭ
ＯＳトランジスタＮ５の各ゲ―トに入力される。そし
て、ＰチャネルＭＯＳトランジスタＰ５またはＮチャネ
ルＭＯＳトランジスタＮ５のいずれか一方がオン状態と
なる。その結果、入力端子ＩＮＡに印加される入力信号
を反転した信号が出力端子ＯＵＴＡに出力される。
【０００５】イネ―ブル端子ＥＮＡからの信号が論理値
“０”のときの動作は以下の通りである。ＰチャネルＭ
ＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジ
スタＮ１が常にオン状態となるため、ナンド回路ＮＡＮ
Ｄの出力は論理値“１”に、ノア回路ＮＯＲの出力は論
理値“０”となる。したがって、ＰチャネルＭＯＳトラ
ンジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５
はいずれもオフ状態となり、出力端子ＯＵＴＡはハイイ
ンピ―ダンス状態となる。
“０”のときの動作は以下の通りである。ＰチャネルＭ
ＯＳトランジスタＰ１およびＮチャネルＭＯＳトランジ
スタＮ１が常にオン状態となるため、ナンド回路ＮＡＮ
Ｄの出力は論理値“１”に、ノア回路ＮＯＲの出力は論
理値“０”となる。したがって、ＰチャネルＭＯＳトラ
ンジスタＰ５およびＮチャネルＭＯＳトランジスタＮ５
はいずれもオフ状態となり、出力端子ＯＵＴＡはハイイ
ンピ―ダンス状態となる。
【０００６】
【発明が解決しようとする課題】上記従来例では、ナン
ド回路ＮＡＮＤおよびノア回路ＮＯＲがＭＯＳトランジ
スタの直列／並列構成となっているため、インバ―タＩ
Ｖ１Ａ、ナンド回路ＮＡＮＤ、ノア回路ＮＯＲ、Ｐチャ
ネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳト
ランジスタＮ５で構成される出力回路（インバ―タとし
て機能する。）の電気的特性をマッチングさせることが
困難になる、という問題点があった。
ド回路ＮＡＮＤおよびノア回路ＮＯＲがＭＯＳトランジ
スタの直列／並列構成となっているため、インバ―タＩ
Ｖ１Ａ、ナンド回路ＮＡＮＤ、ノア回路ＮＯＲ、Ｐチャ
ネルＭＯＳトランジスタＰ５およびＮチャネルＭＯＳト
ランジスタＮ５で構成される出力回路（インバ―タとし
て機能する。）の電気的特性をマッチングさせることが
困難になる、という問題点があった。
【０００７】本発明の目的は、ＣＭＯＳ集積回路におけ
るトライステ―ト出力部において、各素子相互間の電気
的特性をマッチングさせることが容易な回路構成を提供
することである。
るトライステ―ト出力部において、各素子相互間の電気
的特性をマッチングさせることが容易な回路構成を提供
することである。
【０００８】
【課題を解決するための手段】本発明におけるＭＯＳ集
積回路は、互いに共通の信号で制御されるとともに互い
の入力が共通に接続され、すべてのトランジスタがＭＯ
Ｓトランジスタで構成された第１クロックドインバータ
および第２クロックドインバータと、上記第１クロック
ドインバータの出力がハイインピ―ダンス状態のとき
に、その出力をプラス電源側に接続する第１制御回路
と、上記第２クロックドインバータの出力がハイインピ
―ダンス状態のときに、その出力をマイナス電源側に接
続する第２制御回路と、ゲートが上記第１クロックドイ
ンバータの出力に接続されるとともにソ―スがプラス電
源側に接続されたＰチャネルＭＯＳトランジスタと、ゲ
ートが上記第２クロックドインバータの出力に接続され
るとともにソ―スがマイナス電源側に接続されたＮチャ
ネルＭＯＳトランジスタとからなり、互いのドレインが
共通に接続された出力回路とを有する。
積回路は、互いに共通の信号で制御されるとともに互い
の入力が共通に接続され、すべてのトランジスタがＭＯ
Ｓトランジスタで構成された第１クロックドインバータ
および第２クロックドインバータと、上記第１クロック
ドインバータの出力がハイインピ―ダンス状態のとき
に、その出力をプラス電源側に接続する第１制御回路
と、上記第２クロックドインバータの出力がハイインピ
―ダンス状態のときに、その出力をマイナス電源側に接
続する第２制御回路と、ゲートが上記第１クロックドイ
ンバータの出力に接続されるとともにソ―スがプラス電
源側に接続されたＰチャネルＭＯＳトランジスタと、ゲ
ートが上記第２クロックドインバータの出力に接続され
るとともにソ―スがマイナス電源側に接続されたＮチャ
ネルＭＯＳトランジスタとからなり、互いのドレインが
共通に接続された出力回路とを有する。
【０００９】
【実施例】図１は、本発明における第１実施例を示した
電気回路図であり、ＣＭＯＳ集積回路におけるトライス
テ―ト出力部を示したものである。
電気回路図であり、ＣＭＯＳ集積回路におけるトライス
テ―ト出力部を示したものである。
【００１０】ＩＮはインバ―タＩＶ１の入力端子、ＯＵ
Ｔはトライステ―ト出力の出力端子、ＥＮはトライステ
―ト出力の出力状態を制御するイネ―ブル端子である。
Ｔはトライステ―ト出力の出力端子、ＥＮはトライステ
―ト出力の出力状態を制御するイネ―ブル端子である。
【００１１】ＣＭＯＳインバ―タＩＶ１およびＩＶ２
は、いずれも図２に示すような入出力特性（伝達特性）
を有しており、その反転電位（論理しきい電圧）は２．
５ボルトである。ここでいう反転電位とは、入出力特性
における立ち下がり開始入力電圧と立ち下がり終了入力
電圧との中点の入力電圧であり、通常は出力電圧が電源
電圧（５ボルト）の半分（２．５ボルト）のときの入力
電圧である。
は、いずれも図２に示すような入出力特性（伝達特性）
を有しており、その反転電位（論理しきい電圧）は２．
５ボルトである。ここでいう反転電位とは、入出力特性
における立ち下がり開始入力電圧と立ち下がり終了入力
電圧との中点の入力電圧であり、通常は出力電圧が電源
電圧（５ボルト）の半分（２．５ボルト）のときの入力
電圧である。
【００１２】第１クロックドインバ―タＣＩ１は、Ｐチ
ャネルＭＯＳトランジスタＰ１１、Ｐ１２およびＮチャ
ネルＭＯＳトランジスタＮ１１、Ｎ１２で構成される。
この第１クロックドインバ―タＣＩ１は、図２に示すよ
うな入出力特性（インバ―タとして機能しているときの
入出力特性）を有しており、その反転電位は２．５ボル
トである。第２クロックドインバ―タＣＩ２は、Ｐチャ
ネルＭＯＳトランジスタＰ２１、Ｐ２２およびＮチャネ
ルＭＯＳトランジスタＮ２１、Ｎ２２で構成される。こ
の第２クロックドインバ―タＣＩ２も、図２に示すよう
な入出力特性（インバ―タとして機能しているときの入
出力特性）を有しており、その反転電位は２．５ボルト
である。これらの第１クロックドインバ―タＣＩ１およ
び第２クロックドインバ―タＣＩ２の出力状態は、イネ
―ブル端子ＥＮからの信号によって制御されるものであ
る。
ャネルＭＯＳトランジスタＰ１１、Ｐ１２およびＮチャ
ネルＭＯＳトランジスタＮ１１、Ｎ１２で構成される。
この第１クロックドインバ―タＣＩ１は、図２に示すよ
うな入出力特性（インバ―タとして機能しているときの
入出力特性）を有しており、その反転電位は２．５ボル
トである。第２クロックドインバ―タＣＩ２は、Ｐチャ
ネルＭＯＳトランジスタＰ２１、Ｐ２２およびＮチャネ
ルＭＯＳトランジスタＮ２１、Ｎ２２で構成される。こ
の第２クロックドインバ―タＣＩ２も、図２に示すよう
な入出力特性（インバ―タとして機能しているときの入
出力特性）を有しており、その反転電位は２．５ボルト
である。これらの第１クロックドインバ―タＣＩ１およ
び第２クロックドインバ―タＣＩ２の出力状態は、イネ
―ブル端子ＥＮからの信号によって制御されるものであ
る。
【００１３】ＰチャネルＭＯＳトランジスタＰ１３は第
１制御回路を構成するものであり、第１クロックドイン
バ―タＣＩ１の出力がハイインピ―ダンス状態のとき
に、イネ―ブル端子ＥＮからの信号を受けて、第１クロ
ックドインバ―タＣＩ１の出力をプラス電源側に接続す
るものである。ＮチャネルＭＯＳトランジスタＮ２３は
第２制御回路を構成するものであり、第２クロックドイ
ンバ―タＣＩ２の出力がハイインピ―ダンス状態のとき
に、イネ―ブル端子ＥＮからの信号を受けて、第２クロ
ックドインバ―タＣＩ２の出力をマイナス電源側（ア―
ス側）に接続するものである。
１制御回路を構成するものであり、第１クロックドイン
バ―タＣＩ１の出力がハイインピ―ダンス状態のとき
に、イネ―ブル端子ＥＮからの信号を受けて、第１クロ
ックドインバ―タＣＩ１の出力をプラス電源側に接続す
るものである。ＮチャネルＭＯＳトランジスタＮ２３は
第２制御回路を構成するものであり、第２クロックドイ
ンバ―タＣＩ２の出力がハイインピ―ダンス状態のとき
に、イネ―ブル端子ＥＮからの信号を受けて、第２クロ
ックドインバ―タＣＩ２の出力をマイナス電源側（ア―
ス側）に接続するものである。
【００１４】ＰチャネルＭＯＳトランジスタＰ０１およ
びＮチャネルＭＯＳトランジスタＮ０１により出力回路
が構成される。この出力回路の出力端子ＯＵＴは、論理
値“０”、論理値“１”またはハイインピーダンスの３
状態（トライステート状態）をとる。
びＮチャネルＭＯＳトランジスタＮ０１により出力回路
が構成される。この出力回路の出力端子ＯＵＴは、論理
値“０”、論理値“１”またはハイインピーダンスの３
状態（トライステート状態）をとる。
【００１５】以上説明した各トランジスタのサイズ等
は、各素子の電気的特性を互いにマッチングさせる等の
理由から、以下の条件であることが好ましい。なお、説
明の都合上、各ＭＯＳトランジスタのチャネル長“Ｌ”
は等しいものとする。
は、各素子の電気的特性を互いにマッチングさせる等の
理由から、以下の条件であることが好ましい。なお、説
明の都合上、各ＭＯＳトランジスタのチャネル長“Ｌ”
は等しいものとする。
【００１６】まず、基本条件として、第１クロックドイ
ンバ―タＣＩ１および第２クロックドインバ―タＣＩ２
を構成する各ＭＯＳトランジスタの関係は、 Ｐ１１のチャネル幅＝Ｐ１２のチャネル幅 Ｎ１１のチャネル幅＝Ｎ１２のチャネル幅 Ｐ２１のチャネル幅＝Ｐ２２のチャネル幅 Ｎ２１のチャネル幅＝Ｎ２２のチャネル幅 であることが好ましい。
ンバ―タＣＩ１および第２クロックドインバ―タＣＩ２
を構成する各ＭＯＳトランジスタの関係は、 Ｐ１１のチャネル幅＝Ｐ１２のチャネル幅 Ｎ１１のチャネル幅＝Ｎ１２のチャネル幅 Ｐ２１のチャネル幅＝Ｐ２２のチャネル幅 Ｎ２１のチャネル幅＝Ｎ２２のチャネル幅 であることが好ましい。
【００１７】また、インバータＩＶ１と第１クロックド
インバ―タＣＩ１および第２クロックドインバ―タＣＩ
２との反転電位のマッチングをとるために、インバータ
ＩＶ１のＰチャネルＭＯＳトランジスタを“ＩＶ１
（Ｐ）”、インバータＩＶ１のＮチャネルＭＯＳトラン
ジスタを“ＩＶ１（Ｎ）”としたときに、 ＩＶ１（Ｐ）のチャネル幅／ＩＶ１（Ｎ）のチャネル幅 ＝Ｐ１１のチャネル幅／Ｎ１１のチャネル幅 ＝Ｐ２１のチャネル幅／Ｎ２１のチャネル幅 であることが好ましい。
インバ―タＣＩ１および第２クロックドインバ―タＣＩ
２との反転電位のマッチングをとるために、インバータ
ＩＶ１のＰチャネルＭＯＳトランジスタを“ＩＶ１
（Ｐ）”、インバータＩＶ１のＮチャネルＭＯＳトラン
ジスタを“ＩＶ１（Ｎ）”としたときに、 ＩＶ１（Ｐ）のチャネル幅／ＩＶ１（Ｎ）のチャネル幅 ＝Ｐ１１のチャネル幅／Ｎ１１のチャネル幅 ＝Ｐ２１のチャネル幅／Ｎ２１のチャネル幅 であることが好ましい。
【００１８】また、第１クロックドインバ―タＣＩ１の
負荷（ＰチャネルＭＯＳトランジスタＰ０１）と第２ク
ロックドインバ―タＣＩ２の負荷（ＮチャネルＭＯＳト
ランジスタＮ０１）の違いによる信号波形の差異を補償
するため、 Ｐ０１の入力容量／Ｎ０１の入力容量 ＝Ｐ１１のチャネル幅／Ｐ２１のチャネル幅 ＝Ｎ１１のチャネル幅／Ｎ２１のチャネル幅 であることが好ましい。
負荷（ＰチャネルＭＯＳトランジスタＰ０１）と第２ク
ロックドインバ―タＣＩ２の負荷（ＮチャネルＭＯＳト
ランジスタＮ０１）の違いによる信号波形の差異を補償
するため、 Ｐ０１の入力容量／Ｎ０１の入力容量 ＝Ｐ１１のチャネル幅／Ｐ２１のチャネル幅 ＝Ｎ１１のチャネル幅／Ｎ２１のチャネル幅 であることが好ましい。
【００１９】つぎに、図１に示した第１実施例の回路の
動作を説明する。
動作を説明する。
【００２０】イネ―ブル端子ＥＮからの信号が論理値
“１”のときの動作は以下の通りである。イネ―ブル端
子ＥＮからのイネーブル信号はＮチャネルＭＯＳトラン
ジスタＮ１２およびＮ２２に印加され、イネーブル信号
を反転した信号はＰチャネルＭＯＳトランジスタＰ１２
およびＰ２２に印加される。したがって、これらの四つ
トランジスタはいずれもオン状態となり、第１クロック
ドインバ―タＣＩ１および第２クロックドインバ―タＣ
Ｉ２は、いずれもインバータとして機能することにな
る。一方、イネ―ブル端子ＥＮからのイネーブル信号お
よびその反転信号は、ＰチャネルＭＯＳトランジスタＰ
１３およびＮチャネルＭＯＳトランジスタＮ２３に、そ
れぞれ印加される。そのため、これらの二つのトランジ
スタはいずれもオフ状態となる。以上のことから、Ｐチ
ャネルＭＯＳトランジスタＰ０１およびＮチャネルＭＯ
ＳトランジスタＮ０１で構成される出力回路は、実質的
にインバータとして機能することになる。つまり、入力
端子ＩＮの入力信号（論理値“０”または“１”）に応
じて、ＰチャネルＭＯＳトランジスタＰ０１またはＮチ
ャネルＭＯＳトランジスタＮ０１のいずれか一方がオン
状態となる。その結果、入力端子ＩＮに印加される入力
信号を反転した信号が出力端子ＯＵＴに出力されること
になる。図３（Ａ）および（Ｂ）は、このときのＰチャ
ネルＭＯＳトランジスタＰ０１の出力波形（Ａ）および
ＮチャネルＭＯＳトランジスタＮ０１の出力波形（Ｂ）
を示したものである。
“１”のときの動作は以下の通りである。イネ―ブル端
子ＥＮからのイネーブル信号はＮチャネルＭＯＳトラン
ジスタＮ１２およびＮ２２に印加され、イネーブル信号
を反転した信号はＰチャネルＭＯＳトランジスタＰ１２
およびＰ２２に印加される。したがって、これらの四つ
トランジスタはいずれもオン状態となり、第１クロック
ドインバ―タＣＩ１および第２クロックドインバ―タＣ
Ｉ２は、いずれもインバータとして機能することにな
る。一方、イネ―ブル端子ＥＮからのイネーブル信号お
よびその反転信号は、ＰチャネルＭＯＳトランジスタＰ
１３およびＮチャネルＭＯＳトランジスタＮ２３に、そ
れぞれ印加される。そのため、これらの二つのトランジ
スタはいずれもオフ状態となる。以上のことから、Ｐチ
ャネルＭＯＳトランジスタＰ０１およびＮチャネルＭＯ
ＳトランジスタＮ０１で構成される出力回路は、実質的
にインバータとして機能することになる。つまり、入力
端子ＩＮの入力信号（論理値“０”または“１”）に応
じて、ＰチャネルＭＯＳトランジスタＰ０１またはＮチ
ャネルＭＯＳトランジスタＮ０１のいずれか一方がオン
状態となる。その結果、入力端子ＩＮに印加される入力
信号を反転した信号が出力端子ＯＵＴに出力されること
になる。図３（Ａ）および（Ｂ）は、このときのＰチャ
ネルＭＯＳトランジスタＰ０１の出力波形（Ａ）および
ＮチャネルＭＯＳトランジスタＮ０１の出力波形（Ｂ）
を示したものである。
【００２１】イネ―ブル端子ＥＮからの信号が論理値
“０”のときの動作は以下の通りである。イネ―ブル端
子ＥＮからの信号およびその反転信号により、Ｐチャネ
ルＭＯＳトランジスタＰ１２、Ｐ２２およびＮチャネル
ＭＯＳトランジスタＮ１２、Ｎ２２は、はいずれもオフ
状態となる。したがって、第１クロックドインバ―タＣ
Ｉ１および第２クロックドインバ―タＣＩ２の出力は、
いずれもハイインピ―ダンス状態となる。一方、イネ―
ブル端子ＥＮからの信号およびその反転信号は、Ｐチャ
ネルＭＯＳトランジスタＰ１３およびＮチャネルＭＯＳ
トランジスタＮ２３に、それぞれ印加される。そのた
め、ＰチャネルＭＯＳトランジスタＰ１３およびＮチャ
ネルＭＯＳトランジスタＮ２３は、いずれもオン状態と
なる。したがって、ＰチャネルＭＯＳトランジスタＰ０
１およびＮチャネルＭＯＳトランジスタＮ０１はいずれ
もオフ状態となる。その結果、出力端子ＯＵＴはハイイ
ンピ―ダンス状態となる。
“０”のときの動作は以下の通りである。イネ―ブル端
子ＥＮからの信号およびその反転信号により、Ｐチャネ
ルＭＯＳトランジスタＰ１２、Ｐ２２およびＮチャネル
ＭＯＳトランジスタＮ１２、Ｎ２２は、はいずれもオフ
状態となる。したがって、第１クロックドインバ―タＣ
Ｉ１および第２クロックドインバ―タＣＩ２の出力は、
いずれもハイインピ―ダンス状態となる。一方、イネ―
ブル端子ＥＮからの信号およびその反転信号は、Ｐチャ
ネルＭＯＳトランジスタＰ１３およびＮチャネルＭＯＳ
トランジスタＮ２３に、それぞれ印加される。そのた
め、ＰチャネルＭＯＳトランジスタＰ１３およびＮチャ
ネルＭＯＳトランジスタＮ２３は、いずれもオン状態と
なる。したがって、ＰチャネルＭＯＳトランジスタＰ０
１およびＮチャネルＭＯＳトランジスタＮ０１はいずれ
もオフ状態となる。その結果、出力端子ＯＵＴはハイイ
ンピ―ダンス状態となる。
【００２２】図４は、本発明における第２実施例を示し
た電気回路図であり、ＣＭＯＳ集積回路におけるトライ
ステ―ト出力部を示したものである。図１に示した第１
実施例と異なる主な点は、クロックドインバータＣＩ３
に抵抗Ｒ１をクロックドインバータＣＩ４に抵抗Ｒ２
を、それぞれ加えところである。他の構成については図
１に示した第１実施例と実質的に同一である。したがっ
て、図１の構成と実質的に同一のものには同一の符号を
付し、説明を省略する。
た電気回路図であり、ＣＭＯＳ集積回路におけるトライ
ステ―ト出力部を示したものである。図１に示した第１
実施例と異なる主な点は、クロックドインバータＣＩ３
に抵抗Ｒ１をクロックドインバータＣＩ４に抵抗Ｒ２
を、それぞれ加えところである。他の構成については図
１に示した第１実施例と実質的に同一である。したがっ
て、図１の構成と実質的に同一のものには同一の符号を
付し、説明を省略する。
【００２３】第１クロックドインバ―タＣＩ１は、図５
（Ａ）に示すような入出力特性（インバ―タとして機能
しているときの入出力特性）を有しており、その反転電
位は３．０ボルトである。第２クロックドインバ―タＣ
Ｉ２は、図５（Ｂ）に示すような入出力特性（インバ―
タとして機能しているときの入出力特性）を有してお
り、その反転電位は２．０ボルトである。なお、ＣＭＯ
Ｓインバ―タＩＶ１およびＩＶ２の入出力特性は、図１
に示した第１実施例と同様である。
（Ａ）に示すような入出力特性（インバ―タとして機能
しているときの入出力特性）を有しており、その反転電
位は３．０ボルトである。第２クロックドインバ―タＣ
Ｉ２は、図５（Ｂ）に示すような入出力特性（インバ―
タとして機能しているときの入出力特性）を有してお
り、その反転電位は２．０ボルトである。なお、ＣＭＯ
Ｓインバ―タＩＶ１およびＩＶ２の入出力特性は、図１
に示した第１実施例と同様である。
【００２４】各トランジスタのサイズ等は、第１実施例
で示した条件と同一であることが好ましく、また抵抗Ｒ
１およびＲ２については、 Ｐ０１の入力容量／Ｎ０１の入力容量 ＝Ｐ１１のチャネル幅／Ｐ２１のチャネル幅 ＝Ｎ１１のチャネル幅／Ｎ２１のチャネル幅 ＝Ｒ１の抵抗値／Ｒ２の抵抗値 であることが好ましい。
で示した条件と同一であることが好ましく、また抵抗Ｒ
１およびＲ２については、 Ｐ０１の入力容量／Ｎ０１の入力容量 ＝Ｐ１１のチャネル幅／Ｐ２１のチャネル幅 ＝Ｎ１１のチャネル幅／Ｎ２１のチャネル幅 ＝Ｒ１の抵抗値／Ｒ２の抵抗値 であることが好ましい。
【００２５】ところで、図１に示した第１実施例では、
図３に示した波形図からわかるように、ＰチャネルＭＯ
ＳトランジスタＰ０１とＮチャネルＭＯＳトランジスタ
Ｎ０１とが同時にオン状態になるときがあり、そのとき
にプラス電源側からマイナス電源側に貫通電流が流れ
る。そのために、回路全体の消費電流が大きなものとな
ってしまう。図６（Ａ）および（Ｂ）は、図４に示した
第２実施例のＰチャネルＭＯＳトランジスタＰ０１の出
力波形（Ａ）およびＮチャネルＭＯＳトランジスタＮ０
１の出力波形（Ｂ）を示したものである（ただし、イネ
ーブル端子ＥＮの論理値が“１”の場合）。この図から
わかるように、第２実施例では抵抗Ｒ１およびＲ２を加
えたため、ＰチャネルＭＯＳトランジスタＰ０１からＮ
チャネルＭＯＳトランジスタＮ０１に流れる貫通電流を
大幅に低減することができる。
図３に示した波形図からわかるように、ＰチャネルＭＯ
ＳトランジスタＰ０１とＮチャネルＭＯＳトランジスタ
Ｎ０１とが同時にオン状態になるときがあり、そのとき
にプラス電源側からマイナス電源側に貫通電流が流れ
る。そのために、回路全体の消費電流が大きなものとな
ってしまう。図６（Ａ）および（Ｂ）は、図４に示した
第２実施例のＰチャネルＭＯＳトランジスタＰ０１の出
力波形（Ａ）およびＮチャネルＭＯＳトランジスタＮ０
１の出力波形（Ｂ）を示したものである（ただし、イネ
ーブル端子ＥＮの論理値が“１”の場合）。この図から
わかるように、第２実施例では抵抗Ｒ１およびＲ２を加
えたため、ＰチャネルＭＯＳトランジスタＰ０１からＮ
チャネルＭＯＳトランジスタＮ０１に流れる貫通電流を
大幅に低減することができる。
【００２６】
【発明の効果】本発明では、クロックドインバータを用
いたことにより、各素子相互間の電気的特性をマッチン
グさせることが容易になる。したがって、特性上、製造
上、その効果は大である。
いたことにより、各素子相互間の電気的特性をマッチン
グさせることが容易になる。したがって、特性上、製造
上、その効果は大である。
【図１】本発明における第１実施例を示した電気回路図
である。
である。
【図２】本発明におけるインバータの入出力特性を示し
た説明図である。
た説明図である。
【図３】図１に示した回路の出力部トランジスタの波形
図である。
図である。
【図４】本発明における第２実施例を示した電気回路図
である。
である。
【図５】本発明におけるインバータの入出力特性を示し
た説明図である。
た説明図である。
【図６】図２に示した回路の出力部トランジスタの波形
図である。
図である。
【図７】従来例を示した電気回路図である。
ＣＩ１……第１クロックドインバータ ＣＩ２……第２クロックドインバータ Ｐ１３……ＰチャネルＭＯＳトランジスタ（第１制御回
路） Ｎ２３……ＮチャネルＭＯＳトランジスタ（第２制御回
路） Ｐ０１……ＰチャネルＭＯＳトランジスタ（出力回路の
一部） Ｎ０１……ＮチャネルＭＯＳトランジスタ（出力回路の
一部） ＣＩ３……第１クロックドインバータ ＣＩ４……第２クロックドインバータ
路） Ｎ２３……ＮチャネルＭＯＳトランジスタ（第２制御回
路） Ｐ０１……ＰチャネルＭＯＳトランジスタ（出力回路の
一部） Ｎ０１……ＮチャネルＭＯＳトランジスタ（出力回路の
一部） ＣＩ３……第１クロックドインバータ ＣＩ４……第２クロックドインバータ
Claims (3)
- 【請求項１】 互いに共通の信号で制御されるとともに
互いの入力が共通に接続され、すべてのトランジスタが
ＭＯＳトランジスタで構成された第１クロックドインバ
ータおよび第２クロックドインバータと、 上記第１クロックドインバータの出力がハイインピ―ダ
ンス状態のときに、その出力をプラス電源側に接続する
第１制御回路と、 上記第２クロックドインバータの出力がハイインピ―ダ
ンス状態のときに、その出力をマイナス電源側に接続す
る第２制御回路と、 ゲートが上記第１クロックドインバータの出力に接続さ
れるとともにソ―スがプラス電源側に接続されたＰチャ
ネルＭＯＳトランジスタと、ゲートが上記第２クロック
ドインバータの出力に接続されるとともにソ―スがマイ
ナス電源側に接続されたＮチャネルＭＯＳトランジスタ
とからなり、互いのドレインが共通に接続された出力回
路とを有するＭＯＳ集積回路。 - 【請求項２】 上記第１クロックドインバータの入出力
部を構成する一対のＭＯＳトランジスタのドレインどう
しは直接接続されたものであり、上記第２クロックドイ
ンバータの入出力部を構成する一対のＭＯＳトランジス
タのドレインどうしは直接接続されたものである請求項
１に記載のＭＯＳ集積回路。 - 【請求項３】 上記第１クロックドインバータの入出力
部を構成する一対のＭＯＳトランジスタのドレインどう
しは抵抗を介して接続されたものであり、上記第２クロ
ックドインバータの入出力部を構成する一対のＭＯＳト
ランジスタのドレインどうしは抵抗を介して接続された
ものである請求項１に記載のＭＯＳ集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253645A JP2567311B2 (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3253645A JP2567311B2 (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓ集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0595089A true JPH0595089A (ja) | 1993-04-16 |
| JP2567311B2 JP2567311B2 (ja) | 1996-12-25 |
Family
ID=17254209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3253645A Expired - Lifetime JP2567311B2 (ja) | 1991-10-01 | 1991-10-01 | Ｍｏｓ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2567311B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163418A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | 半導体回路装置 |
| JPH0292017A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 出力回路 |
-
1991
- 1991-10-01 JP JP3253645A patent/JP2567311B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62163418A (ja) * | 1986-01-13 | 1987-07-20 | Mitsubishi Electric Corp | 半導体回路装置 |
| JPH0292017A (ja) * | 1988-09-28 | 1990-03-30 | Nec Corp | 出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2567311B2 (ja) | 1996-12-25 |
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