JPH059944B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体記憶装置に関し、特に４トラン
ジスタ・２抵抗型で２層多結晶シリコン構造を有
するメモリセルを用いた半導体記憶装置に係わ
る。

〔発明の技術的背景とその問題点〕

４トランジスタ・２抵抗型で２層多結晶シリコ
ン構造を有するメモリセルは、第１図に示す回路
構成になつている。図中のQ₁，Q₂は一対のドラ
イバー用（駆動用）MOSトランジスタである。
このMOSトランジスタQ₁，Q₂は、一方のドレイ
ン領域を他方のゲート電極に交互に接続してお
り、夫々の負荷素子として抵抗R₁，R₂を接続し
てフリツプフロツプ回路を構成している。前記抵
抗R₁，R₂は一端が共通接続され、ここにV_cc端子
が接続されている。また、前記MOSトランジス
タQ₁，Q₂のソース領域は互いにV_ss端子に接続さ
れている。更に、前記フリツプフロツプ回路の各
入出力ノードは、番地選択用MOSトランジスタ
Q₃，Q₄を介して第１、第２のデータ線DL，
に接続されている。前記番地選択用MOSトラン
ジスタQ₃，Q₄は、メモリセルが選択され、書込
み、読み出しが行なわれる際にはオン状態となつ
て、前記データ線DL，とフリツプフロツプ回
路との情報の伝達が行なわれる。また前記番地選
択用MOSトランジスタQ₃，Q₄のゲートは、共通
に語線WLに接続されている。

こうした構造のメモリセルは、従来、第２図に
示すパターン平面構造のものが知られている。第
２図において、前記ドライバー用MOSトランジ
スタQ₁，Q₂は、該トランジスタQ₁，Q₂の共通の
ソース領域１を狭んで点対称に配置されている。
また、図中２₁〜２₄（斜線部分）は前記MOSトラ
ンジスタQ₁〜Q₄のゲート部を、３は前記MOSト
ランジスタQ₁のドレイン領域とMOSトランジス
タQ₃のソース領域（又はドレイン領域）を兼ね
るn⁺層を、４はMOSトランジスタQ₂のドレイン
領域とMOSトランジスタQ₄のソース領域（又は
ドレイン領域）を兼ねるn⁺層を夫々示す。なお、
前記ドライバー用MOSトランジスタQ₁，Q₂、番
地選択用MOSトランジスタQ₃，Q₄のゲート部及
びV_cc端子は、ｐ型の半導体基板（図示せず）上
に絶縁膜を介して形成される第１の多結晶シリコ
ン層から形成され、かつ抵抗R₁，R₂はこのシリ
コン層上に第２の絶縁膜を介して形成される第２
の多結晶シリコン層（点々部分）から形成され
る。

しかしながら前述した構造のメモリセルは、フ
リツプフロツプ回路の負荷素子として第２の多結
晶シリコン層からなる抵抗R₁，R₂を使用するこ
とにより面積的に非常に小さくなるという点で優
れているものの、微細化するにつれて次のような
欠点を有している。

(1) 一対のドライバー用MOSトランジスタQ₁，
Q₂が、該ドライバー用MOSトランジスタの共
通のソース領域１を狭んで点対称に配置されて
いる。従つて、こうしたレイアウトの場合、前
記ドライバー用MOSトランジスタQ₁，Q₂のド
レイン領域同志がほとんど隣接せず、V_ss端子
（拡散領域）を狭んで互いに離れており、しか
もドレイン領域の面積が広い。この結果、α粒
子等放射線の入射により又は周辺回路により発
生した少数キヤリアをフリツプフロツプ回路に
吸収し易く、吸収の仕方もアンバランスである
ため、いわゆるソフトエラーによる誤動作が発
生する。

(2) 一対のドライバー用MOSトランジスタQ₁，
Q₂がＬ字型をしているため、マスク合せズレ
が生じ易くこれによりフリツプフロツプノード
の容量及びトランジスタのコンダクタンス（ｇ
ｍ）が変化し、メモリセルとしての双安定性が
悪い。このた、電気的特性上あるいは内外部か
らのノイズに対し不安定になり易く、特にこの
傾向は、素子が微細化され、一対のドライバー
用MOSトランジスタのチヤネル幅が狭くなる
程顕著になる。

(3) 第２の多結晶シリコン層からなる抵抗R₁，
R₂が互いに直交して配置されているため、マ
スク合せズレによるバラツキ及びレイアウト上
のバランス性の悪さにより抵抗値のバランス性
が悪い。このため、少数キヤリア等の影響でフ
リツプフロツプノードの“１”、“０”レベルが
接近すると、元の状態に復帰させる能力が低下
してくる。

ところで、このようにメモリセル自体の構造に
起因する欠点が、構造の改善によつてたとえば解
消できたとしても、これはあくまでもデータ保持
時に対するものであり、改善された構造を持つメ
モリセルを実際にメモリに使用したとしても、今
度はデータ読み出し時や書込み時等メモリセルの
アクセス時にソフトエラーによる誤動作が発生す
るという欠点がある。

次に上記アクセス時におけるソフトエラーによ
る誤動作について説明する。いま、第１図に示す
ような構成のメモリにおいて、α粒子の入射によ
り、抵抗R₁とドライバー用MOSトランジスタQ₁
との結合点すなわちフリツプフロツプ回路の一方
の入出力ノードの電位が1V、抵抗R₂とドライバ
ー用MOSトランジスタQ₂との結合点すなわちフ
リツプフロツプ回路の他の入出力ノードの電位が
0Vにそれぞれ低下したとする。この状態におい
て語線WLが選択されてその電位が0Vから5Vに
推移する時点に、一方のデータ線DLの電位が3V
（読み出し時の“０”レベルに対応）、他方のデー
タ線の電位が4V（読み出し時の“１”レベル
に対応）になつつていたとする。すなわち、この
とき一方の番地選択用MOSトランジスタQ₃のソ
ース、ドレイン間電圧は2Vであり、他方の番地
選択用MOSトランジスタQ₄のソース、ドレイン
間電圧は4Vである。いま、このメモリセルは高
集積化が図られているとすれば、MOSトランジ
スタQ₃，Q₄はMOSトランジスタQ₁，Q₂と同様に
シヨートチヤネルトランジスタ構造が採用される
ため、MOSトランジスタQ₃，Q₄がたとえ飽和領
域で動作してもそのトランジスタ特性は疑似３極
管特性を示す。この結果、MOSトランジスタ
Q₃，Q₄ではそのドレイン電圧に応じてソース、
ドレイン間電流の値が大幅に異なる。すなわち、
このときにMOSトランジスタQ₃，Q₄に流れる電
流の値が大幅に異なつて、フリツプフロツプ回路
の一対の入出力ノードに保持されていたデータが
破壊されてしまう。このようにデータ保持時にく
らべてアクセス時の場合にはソフトエラー発生率
は増加する。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、素
子の微細化が進んでメモリセルのフリツプフロツ
プノードの容量が小さくなつた場合でも、データ
保持時およびアクセス時ともに耐ソフトエラー性
が高く、もつて信頼性の高い半導体記憶装置を提
供することを目的とする。

〔発明の概要〕

本発明は、互いに近接しかつ対向するように配
置形成される一対のドレイン領域およびこの一対
のドレイン領域の三方を囲むように配置形成され
る共通のソース領域を含む一対の駆動用MOSト
ランジスタ、互いに同一方向に延長されかつ互い
に対応する位置に等価な長さを持つて配置形成さ
れ上記一対の駆動用MOSトランジスタに対して
負荷素子となる多結晶シリコンによつて構成され
た一対の抵抗からなるフリツプフロツプと、この
フリツプフロツプの各入出力ノードと一対の各デ
ータ入出力線相互間に接続される番地選択用
MOSトランジスタとで１ビツト分のメモリセル
を構成することによりデータ保持時における耐ソ
フトエラー性を高め、また複数個の上記メモリセ
ルが結合される一対のデータ入出力線の電位を、
選択されたメモリセルがアクセスされる前に平衡
化することによつてアクセス時における耐ソフト
エラー性を高めたものである。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を説明
する。第３図ないし第８図はこの発明に係る半導
体記憶装置に用いられるメモリセルの製造工程を
示すパターン平面図である。なお、このメモリセ
ルはｎチヤネルの場合であり、その等価回路は第
１図図示のメモリセルと同様である。

(i) まず、ｐ型のSi半導体基板（図示せず）上の
フイールド領域１１にフイールド絶縁膜として
の厚さ約6000Åの厚いSiO₂膜を設け、素子領
域にはゲート絶縁膜としての厚さ約500Åの薄
いSiO₂膜を形成する。第３図がこの状態で、
斜線を施してあるのが薄いSiO₂膜の素子領域
である。ここで、素子領域とは、前記ドライバ
ー用MOSトランジスタQ₁，Q₂を作る領域１
２，１３、番地選択用MOSトランジスタQ₃，
Q₄を作る領域１４，１５の他、ドライバー用
MOSトランジスタQ₁，Q₂の基準電位（V_ss）
端となる領域１６を含む。なお前述した夫々の
領域において、領域１２と領域１３、領域１４
と領域１５は、略対称性をもつてレイアウトさ
れている。

(ii) 次に、第４図に示すように前記領域１２〜１
４の薄いSiO₂膜を選択的に除去して開孔部１
７〜１９を形成し、同時に領域１６の薄い
SiO₂膜を選択的に除去してエツチング部２０
を形成する。なお、ここで領域１６の薄い
SiO₂膜の除去は必ずしも必要なものではなく、
開孔部１７〜１９のみでもよい。

(iii) 次に、全面に厚さ約4000Åの第１の多結晶シ
リコン膜を成長させる。この第１の多結晶シリ
コン層には成長時あるいは成長後にリンあるい
は砒素をドープし、熱処理を施して前記開孔部
１７〜１９を介して基板にリン等の拡散を行な
つてダイレクトコンタクト部２１，２２，２３
を形成すると共に、エツチング部２０にもリン
等を拡散させる。つづいて、前記第１の多結晶
シリコン層をパターニングして、ドライバー用
MOSトランジスタQ₁，Q₂のゲート電極２４，
２５、番地選択用MOSトランジスタQ₃，Q₄の
両方のゲート電極を兼ねる第１の多結晶シリコ
ンパターン２６、領域１６の比抵抗を下げるた
めのドライバー用MOSトランジスタQ₁，Q₂の
両者のソース領域取り出し用の第１の多結晶シ
リコンパターン２７を夫々形成する。なお、前
記シリコンパターン２６は行方向のメモリセル
に共通に連続して配線され、後述する語線をも
兼ねる。また、前記領域１６の第１の多結晶シ
リコン層をパターニングして多結晶シリコンパ
ターン２７を形成したが、必ずしも必要なもの
ではない。ここで第１の多結晶シリコン層２
４，２５により形成されるトランジスタQ₁，
Q₂のゲート電極は、互いに並行に配置され、
しかも直線形状をなし、フイールド部分と直角
に交わつている。

この後、ゲート電極２４，２５、第１の多結
晶シリコンパターン２６をマスクとして、素子
領域１２〜１５上の薄いSiO₂膜をエツチング
してゲート酸化膜を形成するとともに、基板の
素子領域を露出させてリンあるいは砒素等の不
純物を拡散する。このとき、第５図に示すよう
にn⁺層（点々部分）が形成された。即ち、２
９₁はドライバー用MOSトランジスタQ₁，Q₂
のソース領域となるn⁺層を、２９₂はドライバ
ー用MOSトランジスタQ₁のドレイン領域と番
地選択用MOSトランジスタQ₃のソース領域
（又はドレイン領域）を兼ねるn⁺層を、２９₃は
ドライバー用MOSトランジスタQ₂のドレイン
領域としてのn⁺層を、２９₄は番地用MOSトラ
ンジスタQ₃のドレイン領域（又はソース領域）
としてのn⁺層を、２９₅は番地用MOSトランジ
スタQ₄のドレイン領域（又はソース領域）と
してのn⁺層を、２９₆は番地用MOSトランジス
タQ₄のソース領域（又はドレイン領域）とし
てのn⁺層を夫々示す。そして、ドライバー用
MOSトランジスタQ₁のゲート電極２４はドラ
イバー用MOSトランジスタQ₂のドレイン領域
としてのn⁺層２９₃とダイレクトコンタクト部
２３を介して接続されると共に、番地選択用
MOSトランジスタQ₄のソース領域（又はドレ
イン領域）としてのn⁺層２９₆とダイレクトコ
ンタクト部２２を介して接続される。また、ド
ライバー用MOSトランジスタQ₂のゲート電極
２５はドライバー用MOSトランジスタQ₁のド
レイン領域と番地選択用MOSトランジスタQ₃
のソース領域（又はドレイン領域）とを兼ねた
n⁺層２９₂とダイレクトコンタクト部２１を介
して接続されている。なお、第５図中の一対の
ドライバー用MOSトランジスタQ₁，Q₂におい
ては、それらのドレイン領域としてのn⁺層２
９₂，２９₃，２９₆（ただしn⁺層２９₆はトラン
ジスタQ₁のゲート電極２４を介してn⁺層２９₃
と接続されている）が接近して互いに対向して
いるとともに、夫々のソース領域としてn⁺層
２９₁は一体となつて前記MOSトランジスタ
Q₁，Q₂のドレイン領域としてのn⁺層２９₂，２
９₃及びゲート電極２４，２５の三方向を囲む
ように配置されている。

(iv) 次に、熱酸化又は気相成長により第２の絶縁
膜としての厚さ約3000ÅのSiO₂膜を形成した
後、第６図のようにゲート電極２４，２５を形
成する第１の多結晶シリコンパターン上の
SiO₂膜を選択的にエツチングし、第１のコン
タクトホール３０₁，３０₂を形成する。これら
コンタクトホール３０₁，３０₂は、後述する第
２の多結晶シリコン層からなる高抵抗素子のバ
ランス性を最良とするため、データ線方向の対
応する位置に配置するように形成されている。

(v) 次に、全面に気相成長等により第２の多結晶
シリコン層を成長させ、パターニングする。こ
の後あるいは上記パターニング以前に、PEP
（Photo Engraving Process）技術により、多
結晶シリコン層の低抵抗分領域予定部に高濃度
の不純物を第７図中に斜線で示した領域に拡散
して低抵抗にする。この結果、コンタクトホー
ル３０₁及びゲート電極２４を介してドライバ
ー用MOSトランジスタQ₂のドレイン領域（n⁺
層）２９₃と接続される直線形状の多結晶シリ
コン層からなる高抵抗素子３１、並びにコンタ
クトホール３０₂及びトランジスタQ₂のゲート
電極２５を形成する第１の多結晶シリコン領域
を介してドライバー用MOSトランジスタQ₁の
ドレイン領域（n⁺層）２９₂と接続される前記
高抵抗素子３１と等価な形状、等価な長さの多
結晶シリコン層からなる高抵抗素子３２が形成
される。同時に、ドライバー用MOSトランジ
スタQ₁，Q₂の基準電位（V_ss）端となる領域１
６の上方に前記高抵抗素子３１，３２に接続さ
れる共通の電源端子（V_cc）端となる多結晶シ
リコン配線３３が形成されると共に、前記第１
の多結晶シリコンパターン２６と図示しないコ
ンタクト介して接続された第２の多結晶シリコ
ンパターン３４との２層構造の語線（WL）を
形成する。なお、語線WLは２層構造とした
が、これに限らず、第１の多結晶シリコンパタ
ーン２６のみとしてもよい。

(vi) 次に、パツシベーシヨン膜を形成した後、番
地選択用MOSトランジスタQ₃，Q₄のドレイン
領域（又はソース領域）２９₄，２９₅上のSiO₂
膜、パツシベーシヨン膜を選択的にエツチング
除去して第２のコンタクトホール３５₁，３５₂
を形成した後、アルミニウムの蒸着、パターニ
ングを行なつて前記コンタクトホール３５₁，
３５₂を介して番地選択用MOSトランジスタ
Q₃，Q₄のドレイン領域（又はソース領域）２
９₄，２９₅と接続したデータ線（DL，）３
６，３７を形成する（第８図図示）。

前述の如く製造されるメモリセルは、第８図に
示す如く、一対のドライバー用MOSトランジス
タQ₁，Q₂が互いに近接して対向されたドレイン
領域（ｎ層）２９₂，２９₃と、これらドレイン領
域２９₂，２９₃に該トランジスタQ₁，Q₂を互い
に交差結合するようにダイレクトコンタクト部２
１ないし２３を介して接続されたゲート電極２
４，２５と、互に一体化され、前記ドレイン領域
２９₂，２９₃，２９₆及びゲート電極２４，２５
の三方を囲むように配置されたソース領域（n⁺
層）２９₁とから構成され、更に一対の番地選択
用MOSトランジスタQ₃，Q₄をデータ線方向の対
応する位置に配置し、かつ前記ゲート電極２４，
２５上のSiO₂膜上に直線形状で等価な長さとし
た多結晶シリコン層からなる一対の高抵抗素子３
１，３２を配置すると共に、これら高抵抗素子３
１，３２を前記SiO₂膜にデータ線方向の対応す
る位置に配置するように開孔されたコンタクトホ
ール３０₁，３０₂を介して前記ゲート電極２４，
２５と接続した構造となつている。

しかして、第８図図示のメモリセルによれば以
下に詳述する効果を有する。

周知の如く、ダイナミツク型RAMの場合、記
憶ノードの容量が50fF以下になると急激にソフ
トエラーによるセル不良率が増加する（たとえば
ISSCC82WPM7.5p・74−75に記載）。この理由
は、標準的な5MeVのエネルギーを持つα粒子の
入射により生成される電子・正孔対が約1.4×10⁶
ケであるのに対し、セルに貯えられる電荷量Ｑは
記憶ノード容量が50fFの場合2.25×10^-13クーロ
ンとなり、よつて記憶ノード中のエレクトロンの
数が〜1.4×10⁶ケとなり上記電子・正孔対の個数
とほぼ一致するからである。但し、実際にはダイ
ナミツクRAMのソフトエラーに臨界電荷量とい
うものがあり、かつα粒子の入射によつて生成さ
れた電子・正孔対の収集効率も１でないため、上
記のような簡単な比較ではない。

前述した事は、スタテイツクRAMでも同様に
考えられる。以下、記憶ノード容量が50fF以下
となつた16KbitスタテイツクRAM等の半導体記
憶装置について、種々のセル・レイアウト、セル
構造を有する場合について第９図を参照して説明
する。なお、同図は、データホールド電圧
（V_DH）に対する相対的なソフトエラー率を示し
たものである。

図中のａは、第２図図示のメモリセルで40fF
以上の記憶ノード容量をもつ。

図中ｂは、一対のドライバー用トランジスタの
ドレイン領域即ち記憶ノード（Ｎ１，Ｎ２）を対
向させかつ記憶ノードの周辺にV_ss供給用のn⁺拡
散層をレイアウトしたメモリセルである（第１０
図図示）。このセルの記憶ノード容量は40fFであ
る（昭和57年電子通信学会総合全国大会２−217
頁に記載）。かかるセルは、本発明の如く一対の
ドライバー用MOSトランジスタのソース側が該
トランジスタの三方向に連続していないため、又
一対のドライバー用MOSトランジスタのドレイ
ンすなわち記憶ノード拡散層が対向しているがレ
イアウト的に不十分なため、耐ソフトエラー効果
が少ない。

図中のｃ，ｄは、本発明にかなり近いメモリセ
ルである。即ち、ｃは記憶ノードの周辺のV_ss供
給用のn⁺拡散層が二方向のものであり、ｄは記
憶ノード周辺のV_ss供給用のn⁺拡散層をＬ字型の
ドライバー用MOSトランジスタの三方向に連続
して設置したもので夫々40fFの記憶ノード容量
をもつ。前記ｃのセルの場合は多結晶シリコン層
からなる高抵抗素子の抵抗値のバランスが悪く、
ｄのセルの場合はトランジスタがＬ字型をしてい
るため、マスク合わせズレが発生し易くこれによ
りメモリセルとしての双安定性が悪化し、更には
高抵抗素子の抵抗値のバランスが悪い。

図中のｅは、ｂのセルをＰウエル領域中に設け
たメモリセルである。このセルは、V_DH≧2Vでソ
フトエラーは発生しなくなるが、1.5V以下で発
生しており、記憶ノード領域（ｅの場合は40fF
レベル）の減少によりソフトエラー速度が大きく
なる。又、このタイプのセルは、Ｐウエル領域中
に設けるというCMOSプロセスをとらねばなら
ず、プロセス的に不利である（たとえば
ISSCC80FAM17.3P.224記載）。

図中のｆは、セルａのタイプのレイアウトのも
のをＰウエル領域中に設けた記憶ノード容量が約
20fFのメモリセルである。このセルは、記憶ノ
ード容量がセルａの1/2以下であるため、Ｃ
MOSプロセスをとつても完全な対策にはならな
いことがわかる。

図中のｇ，ｈ，ｉは、夫々本発明のメモリセル
で記憶ノード容量が夫々約40fF、約20fF、約
10fFの場合である。同セルの場合、Ｐウエル領
域を用いないバルク構造にもかかわらず、記憶ノ
ード容量が20fF以上の場合には全くソフトエラ
ーは発生せず、約10fFの場合でもソフトエラー
はほとんど発生しないといえるレベルにあること
が確認できる。なお、前記セルｉの記憶ノード容
量は、256Kbit スタテイツクRAMの記憶ノー
ドの容量と同一レベルであり、これにより
256KbitスタテイツクRAMまでポリイミドなど
の表面保護膜なしでソフトエラーの発生しないシ
ステムが実現できる。勿論、前記記憶ノードの容
量レベルは、セルをＰウエル領域中に設けてＣ
MOS構造とすれば更によくなる。

次に、第２の多結晶シリコン層からなる高抵抗
素子の抵抗値のバランス性について述べる。メモ
リセルの記憶ノード容量を構成する主なものは、
ゲート容量と接合容量である。このうち、ゲート
容量は電圧に対し線型的な特性を示すが、接合容
量は第１１図に示す如く非線型的な特性を示し、
電圧が低くなる程その変化率が大となる。このた
め、メモリセルの記憶ノードにα粒子入射による
少数キヤリアが注入された場合、低い電圧部分で
は“１”レベルの低下が抑えられる。これによ
り、セルはα粒子入射により“１”、“０”のレベ
ルが接近した状態になる確率が高い。しかして、
本発明構造のメモリセルの場合、第２の多結晶シ
リコン層からなる高抵抗素子３１，３２が直線形
状で等価な長さであるため、かかる高抵抗素子３
１，３２の抵抗値のバランス性が良く、前記した
“１”、“０”のレベルが接近した状態からもとの
安定した高い電圧“１”レベルに容易に復帰でき
る。

次に一例として、基板バイアス回路を使用した
ｎチヤネルスタテイツクRAMの場合について、
従来および本発明のメモリセルのα粒子入射前後
におけるデータの変化状態を第１２図を参照して
説明する。なお、同図Ａは従来のメモリセルにお
けるデータの変化状態を、同図Ｂは本発明のメモ
リセルにおけるデータの変化状態をそれぞれ示す
特性図であり、図中の曲線イ，ロは“１”レベ
ル、“０”レベルの電圧変動を示す。同図Ａにお
いて、時刻T₁でα粒子が入射すると“１”レベ
ルが時刻T₂まで急激に低下し、時刻T₃を経て、
時刻T₄で“１”および“０”レベルが交差して
データ破壊が生ずることが確認できる。なお、同
図Ａの時刻T₁〜T₂において曲線イの傾きが大き
いのは、従来のメモリセルがα粒子に対する影響
を受け易いからであり、時刻T₃以後曲線イ，ロ
が元のレベルに復帰しないのは多結晶シリコン層
からなる高抵抗素子のバランス性の悪さに起因し
ている。一方、同図Ｂで、時刻T₁でα粒子が入
射してもその影響を受けにくく、同図Ａの場合と
比較して“１”レベルの曲線イは緩やかに低下し
ていく。また、時刻T₅付近における曲線イ，ロ
は略同様な変化状態を呈し、フリツプフロツプの
入出力ノード容量のバランス性が良好であること
を示し、時刻T₅以後の同曲線イ，ロでは多結晶
シリコン層からなる高抵抗素子のバランス性の良
さを示している。このようなことから、第８図に
示すようなパターンを持つ本発明のメモリセル
が、従来のものと比べて、耐ソフトエラー性が高
いことが確認できる。

以下に第８図構成のメモリセルの特徴をまとめ
ると次のようになる。

(1) 一対のドライバー用MOSトランジスタQ₁，
Q₂のドレイン領域２９₂，２９₃が互いに近接し
てしかも対向するように配置され、かつそれら
のソース領域２９₁は連続して前記ドライバ用
MOSトランジスタQ₁，Q₂のドレイン領域２９
_２，２９₃及びゲート電極２４，２５の三方向を
囲むように配置されているため、α粒子又は周
辺回路から発生する少数キヤリアの影響を受け
にくく、例え受けても受け方にバランス性が有
するのでメモリセルデータ保持性能が従来と比
べて優れている。

(2) マスク合わせズレに対して一対のドライバー
用MOSトランジスタのコンダクタンス（ｇｍ）
が変化せず、かつゲート容量が不変のため、フ
リツプフロツプノード容量のバランス性が良く
メモリセルデータ保持性が良い。

(3) 第２の多結晶シリコン層の一部からなる高抵
抗素子の抵抗値のバランス性が良いため、上記
(1)で示したような影響を受けた場合でも元の状
態に復帰することができる。

上記したように第８図に示す構造のメモリセル
ではα粒子の入射による耐ソフトエラー性が高
い。ところが、この耐ソフトエラー性はあくまで
もデータの保持時におけるものである。そこでこ
の発明では、データの読み出し時および書込み時
等のアクセス時にも高い耐ソフトエラー性を持た
せるために、回路的に次のような対策を図つてい
る。

第１３図はこの発明に係る半導体記憶装置をス
タテイツクRAMに実施した場合の回路構成図で
ある。図において複数のメモリセルMC，MC…
が列方向および行方向にマトリクス状に配列され
ている。なお、これら複数のメモリセルMC，
MC，…は、それぞれ第８図に示すような構成で
あり、データ保持時における耐ソフトエラー性が
高められている。そして上記各同一の列方向に配
列されている各複数個のメモリセルMC，MC，
…の前記共通語線WLi（ｉ＝ｏ〜ｎ）は、アドレ
ス信号の状態に応じてXo〜Xnのうちの１つを選
択的に駆動する行デコーダ１００の各出力端に結
合されている。さらに上記各同一の列方向に配列
されている各複数個のメモリセルMC，MC，…
は、各一対のデータ入出力線DLj，（ｊ＝ｏ
〜ｍ）にそれぞれ結合されている。上記各データ
入出力線DLj，の各一方端部には負荷MOSト
ランジスタ２００が結合され、また各他方端部は
各列選択用MOSトラジスタ２０１を介してデー
タ入出力回路１１０に結合されている。上記各対
をなすデータ入出力線DLj，とデータ入出力
回路１１０との間に介在する各２個の列選択用
MOSトランジスタ２０１，２０１のゲートは、
アドレス信号の状態に応じてYo〜Ymのうちの
１つを選択的に駆動する列デコーダ１２０の各出
力端に結合されている。さらに上記各対をなすデ
ータ入出力線DLj，相互間およびデータ入出
力回路１１０の一対の端子相互間には短絡用
MOSトランジスタ２０２それぞれが挿入されて
いる。また、図において１３０は前記アドレス信
号が供給され、このアドレス信号の状態変化を検
出してパルス信号を発生するパルス発生回路であ
り、ここから出力されるパルス信号が上記短絡用
MOSトランジスタ２０２，２０２，…の各ゲー
トに並列的に与えられる。

このような構成でなるRAMでは、行デコーダ
１００によつて一行分のメモリセルを選択しかつ
列デコーダ１２０によつてこの一行分のメモリセ
ルから１個を選択し、この後、データ入出力回路
１１０によつてこの選択された１個のメモリセル
に対しデータの書込みあるいは読み出しを行なう
ものであるが、第１４図のタイミングチヤートに
示すように、入力アドレス信号の状態が変化する
とパルス発生回路１３０から所定パルス幅のパル
ス信号が出力される。このパルス信号が入力する
ことにより各短絡用MOSトランジスタ２０１が
それぞれオンし、各一対のデータ入出力線DLj，
DLjおよびデータ入出力回路１１０の一対の端子
間がメモリセルの選択よりも前に短絡される。こ
れにより各一対のデータ入出力線DLj，の電
位の平衡化が図られる。メモリセルの選択は一対
のデータ入出力線DLj，が平衡化した状態で
なされるので、たとえ選択されたメモリセルにお
いて、α粒子の入射によつて内部のフリツプフロ
ツプ回路の保持データの電位が低い状態で接近し
ていても、上記電位の平衡化により、番地選択用
MOSトランジスタQ₃，Q₄を通して略等しい電流
が内部フリツプフロツプ回路に供給される。この
ため、アクセス時でもα粒子入射によるデータの
破壊は起こりにくくなり、耐ソフトエラー性は大
幅に向上する。なお、パルス発生回路１３０から
出力されるパルス信号のパルス期間が終了すれ
ば、一対のデータ入出力線DLj，の電位は図
示するように読み出しデータあるいはデータ入出
力回路１１０からの書込みデータに応じて再び変
化していく。

第１５図はこの発明の他の実施例の回路構成図
であり、上記第１３図に対応した箇所には同一符
号を付してその説明は省略する。この実施例回路
では各データ入出力線DLj，およびデータ入
出力回路１１０の一対の端子それぞれにプリチヤ
ージ用MOSトランジスタ２０３を結合し、これ
らMOSトランジスタ２０３もパルス発生回路１
３０からの出力パルスで制御するようにしたもの
である。このような構成とすることによつて、各
一対のデータ入出力線DLj，はMOSトランジ
スタ２０２によつてその電位が平衡化され、また
これと同時にMOSトランジスタ２０３によつて
第１６図のタイミングチヤートに示すようにプリ
チヤージが行なわれる。なお、上記説明では、パ
ルス発生回路１３０はアドレス信号の状態変化を
検出してパルスを出力するようにしているが、こ
れはアドレス信号の代りにチツプセレクト信号の
変化を検出することによつてパルスを検出させる
ようにしてもよい。

このように上記実施例のRAMでは、メモリセ
ル自体の構造を工夫することによつてデータ保持
時における耐ソフトエラー性を高め、かつ回路的
な工夫によつてアクセス時における耐ソフトエラ
ー性をも高めるようにしたものであり、この結
果、高い信頼性を得ることができる。

第17図は横軸にサイクルタイムを、縦軸にソフ
トエラー率をそれぞれとつた特性図である。

図における曲線はメモリセルおよび回路的に
何ら対策が施こされていない場合（メモリセルは
前記第９図中のａに対応）の特性であり、曲線
は第８図に示すようなレイアウトを持つメモリセ
ルを用い回路的には何ら対策が施こされていない
場合の特性であり、さらに曲線はこの発明によ
るRAMにおける特性である。図示するように、
この発明のものではアクセス時においても耐ソフ
トエラー性を十分に高くすることができ、この発
明の効果は明白である。

〔発明の効果〕

以上説明したように本発明によれば、素子の微
細化が進んでメモリセルのフリツプフロツプノー
ドの容量が小さくなつた場合でも、データ保持時
およびアクセス時ともに耐ソフトエラー性が高
く、もつて信頼性の高い半導体記憶装置を提供す
ることができる。

【図面の簡単な説明】

第１図は４トランジスタ・２抵抗型のメモリセ
ルの等価回路図、第２図は第１図のメモリセルの
従来のパターン平面図、第３図ないし第８図はこ
の発明によるメモリセルを製造工程順に示すパタ
ーン平面図、第９図は従来および本発明のメモリ
セルのデータホールド電圧に対する相対的なソフ
トエラー率の特性図、第１０図は従来の他のメモ
リセルのパターン平面図、第１１図はメモリセル
における電圧と接合容量との関係を示めす特性
図、第１２図は従来および本発明のメモリセルに
おけるα粒子入射前後のデータの変化状態を示す
特性図、第１３図は第８図のメモリセルを用いた
この発明の一実施例によるスタテイツクRAMの
回路構成図、第１４図は第１３図回路のタイミン
グチヤート、第１５図は第８図のメモリセルを用
いたこの発明の他の実施例によるスタテイツク
RAMの回路構成図、第１６図は第１５図回路の
タイミングチヤート、第１７図は従来及び本発明
におけるメモリ・システムのアクテイブ動作時の
ソフトエラー率の特性図である。 １１……フイールド領域、１２，１３……ドラ
イバー用MOSトランジスタQ₁，Q₂を作る領域、
１４，１５……番地選択用MOSトランジスタ
Q₃，Q₄を作る領域、１６……ドライバー用MOS
トランジスタQ₁，Q₂の基準電位（Vss）端となる
領域、１７〜１９……開孔部、２０……エツチン
グ部、２１〜２３……ダイレクトコンタクト部、
２４……ドライバー用MOSトランジスタQ₁のゲ
ート電極、２５……ドライバー用MOSトランジ
スタQ₂のゲート電極、２６……番地選択用MOS
トランジスタQ₃，Q₄の両方のゲート電極を兼ね
る第１の多結晶シリコンパターン、２７……ソー
ス領域取り出し用の第１の多結晶シリコンパター
ン、２９₁，２９₇……n⁺層、３０₁，３０₂……第
１のコンタクトホール、３１，３２……高抵抗素
子、３３……多結晶シリコン配線、３４……語線
（WL）、３５₁，３５₂……第２のコンタクトホー
ル、３６，３７……ゲータ線、１００……行デコ
ーダ、１１０……データ入出力回路、１２０……
列デコーダ、１３０……パルス発生回路、２００
……負荷MOSトランジスタ、２０１……行選択
用MOSトランジスタ、２０２……短絡用MOSト
ランジスタ、２０３……プリチヤージ用MOSト
ランジスタ。

Claims (1)

1. 【特許請求の範囲】 １ 半導体基板上にマトリクス状に集積され、一
   対の駆動用MOSトランジスタの負荷素子として
   多結晶シリコンからなる抵抗が接続されたフリツ
   プフロツプと、その各ノードと一対のデータ入出
   力線との間に接続された一対の番地選択用MOS
   トランジスタとから構成され、上記一対の駆動用
   MOSトランジスタのソース領域、ドレイン領域
   及びゲート電極が基準電位配線方向に沿つて一直
   線状に配列され、一対の駆動用MOSトランジス
   タの前記ドレイン領域が互いに近接して対向され
   るとともに、ソース領域は互いに一体化され前記
   ドレイン領域及びゲート電極の三方を囲むように
   配置され、前記ゲート電極は前記駆動用MOSト
   ランジスタを互いに交差結合するように前記各ド
   レイン領域にダイレクトコンタクト部を介して接
   続され、一対の番地選択用MOSトランジスタを
   データ入出力線方向の同一の位置に配置し、前記
   ゲート電極上の絶縁膜に直線形状で同一長さとし
   た多結晶シリコン層からなる一対の高抵抗素子を
   配置すると共に、これら高抵抗素子を前記絶縁膜
   のデータ入出力線方向の同一の位置に配置するよ
   うに開口されたコンタクトホールを介して前記ゲ
   ート電極と接続された複数のメモリセルと、 アドレス信号の状態に応じて上記メモリセルを
   選択する選択手段と、 上記選択されたメモリセルがアクセスされる前
   に上記一対のデータ入出力線の電位を平衡化する
   平衡化手段 とを具備したことを特徴とする半導体記憶装置。 ２ 前記平衡化手段がアドレス信号の状態変化に
   応動して制御される特許請求の範囲第１項に記載
   の半導体記憶装置。